SU127074A1 - Счетно-решающее устройство на матричных сетках - Google Patents
Счетно-решающее устройство на матричных сеткахInfo
- Publication number
- SU127074A1 SU127074A1 SU631782A SU631782A SU127074A1 SU 127074 A1 SU127074 A1 SU 127074A1 SU 631782 A SU631782 A SU 631782A SU 631782 A SU631782 A SU 631782A SU 127074 A1 SU127074 A1 SU 127074A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- matrix
- values
- counter
- grids
- grid device
- Prior art date
Links
Landscapes
- Safety Devices In Control Systems (AREA)
Description
Счетно-решающие устройства дискретного действи , основанные на применении матричных сеток с нелинейными логическими элементами в узлах, кажда из которых выполн ет определенные математические операции , известны.
Предлагаемое счетно-решающее устройство на матричных сетках отличаетс от известных тем, что в нем обеспечиваетс автоматический выбор рзультата математических операций, соответствующих определенному сочетанию входных величин, которые задаютс в перекрести щин (узлы) матричных сеток, и узлы сетки, осуществл ющей предыдущую математическую операцию, соединены с входами сетки, осуществл ющей последующую математическую операцию, по заданным формулами схемам .
Сущность работы предлагаемого устройства состоит в следующем. Входные величины представл ют в дискретной цифровой форме. Шаг дискретности выбираетс в зависимости от заданной погрещности измерений . Дискретные значени входных величин ввод тс в счетно-решающее устройство в виде электрических сигналов, подаваемых в соответствующую каждому дискретному значению входную цепь. Счетно-рещающее устройство, в которое поступают сигналы, состоит из матричных сеток . Структура сеток составл етс в зависимости от характера математических операций по структурным картам.
Если результаты вычислений сгруппировать таким образом, чтобы в каждой группе содержались равные (в пределах заданной погрешности ) значени результатов математической операции, то тогда в каждой матрице могут быть выделены зоны значений произведений и частных с равными заданными относительными погрещност ми. Выделенные зоны имеют строго определенное расположение дл каждой математической операции. Указанное свойство матричного расположени и использовано при построении счетно-рещающих устройств дискретного действи .
№ 127074- 2 -
Дл реализации этого свойства в места пересечени строк и колонок матрицьгВ1Шж|ютс элементь1 И и ИЛИ логических схем. Ввод числовыеЗй|1 шЙ- вычисл емых величин в виде сигналов на различные строкид|ср р и.4атрида,:нолучим на выходе одной из схем «ИЛИ сигнал , несущий рнф)рмац,ию о значении произведени или частного соответствующё1 о сЬчетани входных величин.
Рассмотрим построение логических схем матриц. Выделим дл этого в матрице умножени зону Л и зону В. Возможность получени произведений различных сочетаний входных величин (N 1 - 10, JVy 1 -ь-10) может быть реализована логической схемой типа «ИЛИ-И, в которой сигнал на выходе N г должен по витьс только в случае поступлени сиг., налов на один из входов 1, 2 ...10 (Л/х ) и на один из входов 1, 2 ...10 (/Vy ).
Сигнал на выходе Л/ зоны 5 (/V 2 -н-10, Ny 2 10, Ы., ) должен по витьс только в случае поступлени сигналов на входы 2 3 ...10(ЛГ,)и на входы 2, 3,/.й ( ).
Таким же образом производитс составление логических схем дл всех последующих зон.
При практической реализации логических схем зоны разбиваютс на пр моугольные участки. Каждый участок представл ет собой схемы «ИЛИ и «И дл логического сложени и умножени значений N и Ny колонок и строк данной зоны. Выходы всех участков зоны объедин ютс в один общий выход данной зоны (Л/ ).
В качестве элементов «ИЛИ и «И в реальных схемах могут использоватьс полупроводниковые диоды и электромагнитные реле или импульсные трансформаторы на ферритах.
Логические схемы дл матриц делени , сложени , вычитани и тому подобное составл ютс аналогично выщеизложенному.
На чертеже построена схема дл вычислени результата действи а-Ъ при значени х а, измен ющихс IB пределах от 14,4 до 24; в-от 9,5
до 19, с - от 19,6 до 28 с погренлностью вычислений .
Пусть ,3, 61 18,5, Ci 26,2. С учетом заданной погрешности
округлим их до ближайших дискретных значений а, 16,8, s,19,0,
,2 и введем на входы 2, 6, 3 первой и второй матрицы. Тогда значение а . в зафиксируетс выходом 5р первой матрицы, а
выходом 4р второй матрицы. Этому выходу соответствует результат ZHSM 12,6. Фактический результат равен
26,2 Числовые значени выходов последней матрицы определ ютс следующим образом:
максимальное значение выхода первой матрицы
г,,ак. „ЭМ.1 - 24-19 fl - ) 433
максимальное значение выхода второй матрицы
24. 19(1-)1 Л 0,1 „.,
гмак. „зм. 2 Г Т г
L19, /
Все последуюшие значени выходов матриц убывают ступен ми по 10% от Z мак. изм.
Предельна относительна погрешность
рас из
17,3-18,5
V2 /
7 7
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU631782A SU127074A1 (ru) | 1959-06-23 | 1959-06-23 | Счетно-решающее устройство на матричных сетках |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU631782A SU127074A1 (ru) | 1959-06-23 | 1959-06-23 | Счетно-решающее устройство на матричных сетках |
Publications (1)
Publication Number | Publication Date |
---|---|
SU127074A1 true SU127074A1 (ru) | 1959-11-30 |
Family
ID=48398335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU631782A SU127074A1 (ru) | 1959-06-23 | 1959-06-23 | Счетно-решающее устройство на матричных сетках |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU127074A1 (ru) |
-
1959
- 1959-06-23 SU SU631782A patent/SU127074A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US2429228A (en) | Electronic computer | |
GB856343A (en) | Improvements in or relating to digital-to-analogue converters | |
US2715997A (en) | Binary adders | |
SU127074A1 (ru) | Счетно-решающее устройство на матричных сетках | |
GB1008862A (en) | An oscillator circuit for producing an output frequency according to a logarithmiclaw | |
Wilf | Matrix inversion by the annihilation of rank | |
Cilingiroglu et al. | Sampled-analog implementation of application-specific fuzzy controllers | |
Brauer | A Method for the Computation of the Greatest Root of a Positive Matrix | |
US3590231A (en) | Digital signal generator using digital differential analyzer techniques | |
US3278755A (en) | Logic gate with regular and restraining inputs | |
GB976620A (en) | Improvements in or relating to multiplying arrangements for digital computing and like purposes | |
Wadel | An electronic differential analyzer as a difference analyzer | |
GB965749A (en) | Improvements relating to devices for dividing numbers | |
Beatson | Minimization of components in electronic switching circuits | |
US3535645A (en) | Pulse integrating circuit system | |
SU648988A1 (ru) | Цифровое устройство дл решени систем линейных алгебраических уравнений | |
GB716246A (en) | Improvements in electric circuits for producing or combining coded impulse trains | |
SU940164A1 (ru) | Устройство дл распределени заданий процессорам | |
SU600575A2 (ru) | Логарифмирующее устройство | |
SU634283A1 (ru) | Устройство дл моделировани процессов изменени параметров электронных схем | |
SU131911A1 (ru) | Цифроаналоговое автоматическое вычислительное устройство | |
SU399865A1 (ru) | Частотно-импульсный функциональный преобразователь | |
SU590747A1 (ru) | Двумерна однородна структура дл анализа логических векторов | |
JPH0313624B2 (ru) | ||
SU1640716A1 (ru) | Устройство дл выбора оптимальных решений |