Claims (2)
Од О1 Изобретение относитс к вычислительной технике. Целью изобретени вл етс расширение функциональных возможностей устройства за счет фиксации всех разновидностей сбоев, накоплени информации и последующей диагностики. На фиг.1 представлена структурна схема устройства дл фиксации неустойчивых сбоев; на фиг.2 - структурна схема блока обмена. Устройство содержит (фиг,1) первый элемент И 1, схему 2 поразр дного сравнени , первый элемент ИЛИ 3, блок 4 обмена, блок 5 пам ти, первый триггер 6, счетчик 7, распределитель 8 импульсов., второй элемент ИЛИ 9, второйэлемент И 10, первый блок 11 индикации, третий 12 и второй 13 триггеры, третий 14, четвертый 15 и п тый 16 элементы И, регистр 17, второй блок 18 индикации, информационный вход 19 устройства, двунаправленную шину 20 обмена устройства , вход 21 начальной установки, вход 22 запуска цикла контрол , тактовый вход 23 устройства. Блок 4 обмена имеет второй разрешающий вход 24, первый 25 и второй 26 информационные входы, группу информационных входов 27, установочный вход 28, первый разрешающий вход 29 . первый 30 и второй 31 выходы.и содер жит (фиг.2) первый элемент ИЛИ 32, вторую группу элементов И 33, первьй распределитель 34 импульсов, триггер 35, первую группу элементов И .36 регистр 37, второй элемент ИЛИ 38, первый дешифратор 39, генератор 40 одиночных импульсов, элемент И 41, -второй распределитель 42 импульсов, второй дешифратор 43 и элемент 44 задержки. Блок 4 обмена предназначен дл ор ганизации св зи с внешней ЭВМ по кан лу 20 обмена и организации записи (чтени ) информации в блок 5 пам ти. Блок 5 пам ти предназначен дл хранени информации о сбо х и может быть выполнен в виде набора регистров или групп элементов пам ти. Распределитель 8 импульсов предна начен дл фиксации длительности цикл контрол одной тестовой посылки и может быть выполнен на кольцевых регистрах сдвига. Блок А обмена работает следующим образомi Сигнал начальной установки, поступающий по входной шине 28 производит установку распределителей 34 и 42 . импульсов в исходное состо ние и через элемент ИЛИ 38 устанавливает в нулевое состо ние триггер 35, Триггер 35 предназначен дл формировани и выдачи в канал 20 обмена устройства сигнала наличи информации в выходном регистре 37, На выходах 25-27 посто нно имеютс информационные коды, но запись их в регистр 37 и вьщача в шину 31 дл записи в блок 5 пам ти осуществл етс по сигналу несравнени , поступающему по шине 24, или по сигналу конца контрол , поступающему по шине 29, При наличии на входе одного из этих сигналов триггер 35 устанавливаетс в единичное состо ние, а информаци с входных шин 25-27 через подготовленные элементы И 36 и 33 соответственно записываетс в регистр 37 и выдаетс в пшну 31 дл записи в блок 5 пам ти. Одновременно по сигналу несравнени или конца контрол сигнал с выхода элемента ИЛИ 32 поступает на счетный вход распределител 34 импульсов, формирующего на одном из своих выходов импульс, по которому дешифратор 39 формирует код адреса записи информации в блок 5 пам ти и выдает его в выходную ши-ну 31 , По сигналу наличи информации в . выходном регистре 37, сформированному триггером 35 и поступившему по тине канал 20 обмена, по шине из канала 20 обмена может поступить сигнал опроса, который переводит триггер 35 в нулевое состо ние . Обмен сигналами по шинам Ш n+1 свидетельствует о выдаче в каг нал 20 обмена по шинам Ш - Ш„ диагностической информации с выходов выходного регистра 37. Таким образом, осуществл етс обмен информацией между устройством и внешним устройством (не показано). Па окончании контрол устройство обеспечивает возможность отображени диагностической информации, хран щейс в блоке 5 пам ти, в блоке 18 индикации. Дл этого необходимо тумблер . Откл,-разовый установить, в положение Разовьй, Нажатием кнопки Ввод генератор 40 одиночных импульсов формирует одиночный импульс, который через подготовленный элемент И 41 поступает на синхровход р-аспределител 42 импульсов. Сигнал с первого выхода распределител 42 импуль сов поступает на вход дешифратора 43 адреса чтени , на выходе которого формируетс код адреса чтени . Одновременно с выдачейкода адреса чтени в .шину 31 по шине 30 с выхода элемента И 41 на вход блока 18 индикации поступает сигнал разрешени отображени информации с блока 5 пам ти. Таким образом, нажима на кнопку Ввод можно поочередно отобразить, в блоке 18 индикаций всю диагностическую информацию,записанную в блок пам ти в процессе контрол . Устройство работает следующим образом . На вход 21 начальной установки ус ройства поступает сигнал, устанавливающий в исходное состо ние двоичный счетчик 7, распределитель 8 импульсов , блок 4 обмена, в единичное состо ние - первый .триггер 6 и через элемент ИЛИ 9 второй триггер 13. Высокие уровни с единичных выходов первого 6 и второго 13 триггеро подготавливают соответственно второй 10 и третий 14 элементы И к приему сигналов запуска цикла контрол и тактовых импульсов. Уа вход 22 запуска цикла контрол поступают импульсы запуска тестовых: посылок цикла контрол , формируемых контролируемым устройством (не показано ) по одному и тому же алгоритму Длительность цикла контрол определ етс разр дностью распределител 8 импульсов, на синхровход которого поступают импульсы запуска с входной шины 22 через элемент И 10. С приходом на вход 22 первого импульса запуска на информационный вход 19 устройства поступает тестова посылка первого цикла контрол , котора проходит через подготовленный элемент И I и записываетс в регистр 17, Элемент И 1 в этом случае подготовлен сигналом с первого выхода распределител 8 импульсов, на. синхровход которого одновременно с первой тестовой посылкой поступает первьм импульс запуска. Кроме того, тестова посылка поступает на первый вход схемы 2 поразр дного сравнени , но сравнение не производитс . Сравнение тестовых посылок в схеме 2 поразр дного сравнени производитс только в моменты прихода тактовых импульсов на вход 23 устройства. Импульс с первого выхода распределител 8 импульсов также устанавливает третий триггер 12 в единичное состо ние и по шине 27 поступает на вход блока 4 обмена. Высокий уровень с единичного выход-а триггера 12 подготавливает элемент И 16, Элемент И 16 подготовлен триггером 12 к приему тактовых импульсов в течение всего цикла контрол контролируемого устройства, -С приходом последующих импульсов запуска устройство осуществл ет-контроль на длительность обработки информации в контролируемом устройстве. Если в период между первым и последним импульсом запуска на вход 19 устройства поступает информационна посылка с выхода контролируемого устройства , а на вход 23 устройства тактовый импульс, то никакого сравнени информационных посылок не происходит , так как тактовый импульс через элемент И 14 не проходит. Однако устройство обеспечивает прохождение тактового импульса через элемент И 16 на разрешающий вход 24 блока 4 обмена. Тактовый импульс, поступивший по шине 24 на управл ющий вход блока А обмена, обеспечивает разрешение передачи блоком 4 обмена информации о сбое в канал 20 обмена и записи в блок 5 пам ти. В этюм случае в канал 20 обмена и на вход блока 5 пам ти через блок 4 обмена поступает информаци с выходов счетчика 7 и распределител 8 импульсов . „ Если в момент прихода информационной посылки на вход 23 устройства не поступает тактовый импульс, то поступивша информационна посьшка игнорируетс . По вление на входе 23 устройства тактового импульса позже по влени на входе 19 информационной посылки обеспечивает регистрацию сбо времени.. С приходом на вход 22 устройства предпоследнего импульса запуска даного цикла контрол на предпоследем выходе распределител 8 и шyльсов формируетс сигнал, который переподнт триггер 12 в нулевое состо ние и тем самым блокирует вход элемента И 16, Таким образом, предпоследним импульсом запуска осуществл етс подготовка устройства к заключительному этапу контрол - сравнению вход ной информационной посылки с содержи мым регистра 1 7 . С приходом последнего импульса запуска распределитель 8 импульсов на последнем своем выходе формирует сигнал, который поступает на счетный вход двоичного счетчика 7 и увеличивает его значение на единицу, что соответствует номеру законченнего цикла контрол . Кроме того, он подтверхдчает состо ние триггера 13 ра:зрешени приема тактового импульса и разрешает отображение номера цикла в узле 11 индикации. Одновременно с приходом информационной посылки по входной шине 23 устройства поступает тактовый импульс конца первого цикла контрол . По этому импульсу на вьпсоде элемента И 14 формируетс импульс разрешени сравнени содержимого регистра 17 и входной информационной посьшки схеме 2 поразр дного сравнени . Кром того, этот импульс переводит триггер 13 в нулевое состо ние, блокиру вхо элемента И 14. Схема 2 поразр дного сравнени при нееравнении кодов, поступивших н ее входы, формирует код несравнени , которьш поступает на первый вход эл мента I-UM 3 дл формировани сигнала несравнени , разрешающего передачу и формации в канал 20 обмена и в блок 5 пам ти. Сигнал несравнени , формиру - емый элементом ИЛИ 3, поступает по ши не 24 на разрешающий вход блока 4 обмена . Кроме того, код несравнени по шине 25 поступает на вход блока 4 обмена . По сигналу несравнени блок 4 обмена формирует сигнал наличи информации дл передачи и одновременно формирует код адреса записи диагностической информации (код двоичного счетчика 7, код распределител 8 импульсов, код несравнени схемы 2 поразр дного сравнени ) в блок 5 пам ти , i При сравнении схемой 2 поразр дно: го сравнени кодов, поступивших на ее входы, на выходах ее формируетс нулевой код, который соответствует . правильной работе- контро.лируемого устройства. По такому коду не формируетс сигнал несравнени и запись диагностических данных в блок 5 пам ти и выдача их в канал 20 обмена не производ тс . Устройство переходит в состо ние, соответствующее началу работы устройства: код двоичного счетчика 7 и узла 11 индикации соответствует номеру теста, прошедшего через контролируемое устройство. Таким образом, устройство осуществл ет регистрацию сбоев при контроле. По завершении контрол последнего цикла сигнал с последнего выхода распределител 8 импульсов гасит информацию двоичного счетчика 7 и разрешает отображение в узле 11 индикации нулевого кода номера цикла, что свидетельствует о конце контрол . Сигнал переполнени с выхода двоичного счетчика 7 переводит в нулевое состо ние триггер 6 и поступает по шине 28 на вход блока 4 обмена, тем самым блокирует вход импульсов Запуска и формирует сигнал конца контрол . Далее на вход 23 поступает тактовый импульс конца цикла контрол , а на вход 19 - информационна посылка . Дальнейша работа устройства аналогична описанной. По завершении сравнени кодов независимо от его результата сформированные диагностические данные (коды несравнени , нулевой код двоичного счетчика 7, нулевой код распределител 8 импульсов) передаюЗбс блоком 4 обмена в канал 20 обмена и записываютс в блок 5 пам ти. Следуюшим этапом работы устройства вл етс этап просмотра содержи-. мого блока 5 пам ти. Содержимое блока 5 пам ти прос- матриваетс на узле 18 индикации с помощью блока 4 обмена. При этом блоком 4 обмена в разовом режиме последовательно формируютс адреса чеек блока 5 пам ти дл просмотра и анализа содержимого в узле 18 индикации . Таким образом устройство обеспечивает непрерывность контрол и автоматическую выдачу диагностической информации в канал обмена и одновременно ее запись и накопление в Клоке пам ти дл последующей диагностики в разовом режиме просмотра. Кроме того, устройство обеспечивает контроль не только по составу информации, но и по длительности о работки информации контролируемым устройством, т.е. фиксирует временные сбои. Формула изобретени 1 . Устройство дл фиксации неус тойчивых сбоев, содержащее первый элемент И, регистр, схему поразр дн го сравнени , первый элемент ИЛИ, первый блок индикации, счетчик, пер вьй триггер, второй элемент И, при чем информационный вход устройства соединен с первым информационным входом схемы поразр дного сравнени выход которой соединен с первым вхо дом первого элемента ИЛИ, выход пер вого элемента И соединен с информац онным входом регистра, вход запуска цикла контрол устройства соединен первым входом второго элемента И, второй вход которого соединен с выходом первого триггера, информаци онньй выход счетчика соединен с ийформационным входом первого блока ин дикации, вход начальной установки устройства соединен с S-входом первого триггера и установочным входом счетчика, отличающеес тем, что, с целью расширенна функци нальных .возможностей за счет фиксации всех разновидностей сбоев, накоплени информации и последующей диагностики, устройство содержит тре тий, четвертый и п тый элементы И, второй и третий триггеры, второй эле мент ИЛИ, второй блок индикации, рас ределитель импульсов с п выходами, блок пам ти, блок обмена, причем информационный вход устройства подключен к первому входу первого элемента И, вход начальной установки устройства подключен к первому входу второго элемента ИЛИ и установочным входам распределител импульсов и блока обмена, выход схемы поразр дного сравнени соединен с первым информационным входом блока обмена, второй информационный вход блока обмена соединен с информационным выходом счетчика, группа информационных входов блока обмена соединена с первого по (ь-lb-й выходами распределител импульсов, выходы блока пам ти соединены с информационными входами второго блока индикации, управл ющий вход которого соединен с первым выходом блока обмена, второй выход которого соединен с адресным входом блока пам ти, выход переполнени счетчика соединен с R -входом первого триггера и первым разрешающим входом блока обмена, второй разрешающий вход которого соединен с выходом первого элемента ЯЛИ, входвыход блока обмена соединен с двунаправленной шиной обмена устройства, h-й выход распределител импульсов соединен с управл ющим входом первого блока индикации, со счетным входом счетчика и вторым входом второго элемента ИЛИ, выход которого соединен с S-входом второго триггера, выход которого соединен с первым входом третьего элемента И, выход которого соединен с R -входом второго триггера , с первым входом четвертого элемента И и с разрешающим входом схемы поразр дного сравнени , выход регистра соединен с вторым входом чет- ; вертого элемента И, выход которого соединен с вторым информационным входом схемы поразр дного сравнени , первый выход распределител импульсов соединен с S -входом третьего триггера и вторым входом первого элемента И, ( -)-й выход группы выходов распределител импульсов соединен с R входом третьего триггера, выход которого соединен с первым входом п того элемента И, выход которого соединен с вторым входом первого элемента ИЛИ, выход второго элемента И соединен с входом синхронизации распределител импульсов, тактовый вход устройства с вторыми входами третьего и п того элементов И, Au O1 The invention relates to computing. The aim of the invention is to expand the functionality of the device by fixing all kinds of faults, accumulating information and subsequent diagnostics. Figure 1 shows the structural diagram of the device for fixing unstable failures; figure 2 - block diagram of the exchange unit. The device contains (FIG. 1) the first element AND 1, a bitwise comparison circuit 2, the first element OR 3, the exchange unit 4, the memory unit 5, the first trigger 6, the counter 7, the pulse distributor 8., the second element OR 9, the second element And 10, the first display unit 11, the third 12 and the second 13 triggers, the third 14, the fourth 15 and the fifth 16 elements And, the register 17, the second display unit 18, information device input 19, bidirectional device exchange bus 20, initial installation input 21 , control loop start input 22, device clock input 23. The exchange unit 4 has a second enabling input 24, the first 25 and second 26 information inputs, a group of information inputs 27, a setup input 28, the first enabling input 29. the first 30 and second 31 outputs. And contains (figure 2) the first element OR 32, the second group of elements AND 33, the first distributor 34 of pulses, the trigger 35, the first group of elements AND. 36 register 37, the second element OR 38, the first decoder 39, a single pulse generator 40, AND 41, a second pulse distributor 42, a second decoder 43, and a delay element 44. The exchange unit 4 is intended to organize communication with an external computer via the channel 20 of the exchange and organize the recording (reading) of information in the memory block 5. Memory block 5 is designed to store information about faults and can be made as a set of registers or groups of memory elements. The pulse distributor 8 is designed to fix the duration of the control cycle of one test parcel and can be performed on the ring shift registers. The exchange unit A operates as follows: The initial installation signal, which is supplied via the input bus 28, installs the valves 34 and 42. the pulses to the initial state and through the element OR 38 sets the trigger 35 to the zero state. The trigger 35 is designed to form and output an information signal in the output register 37 to the channel 20 of the device exchange. At the outputs 25-27, there are always information codes. they are written to register 37 and transmitted to bus 31 for writing to memory block 5 by a non-comparison signal received via bus 24 or by an end of control signal received by bus 29. When one of these signals is present at the input, trigger 30 is set in one Noe state, and information from the input lines 25-27 prepared through AND gates 36 and 33 respectively, is recorded in the register 37 and is output to pshnu 31 for recording in the memory unit 5. At the same time, the signal from the noncomparison or the end of the control signal from the output of the OR element 32 is fed to the counting input of the pulse distributor 34, which forms a pulse at one of its outputs, which the decoder 39 generates the code of the address of the information recording in the memory block 5 and outputs it to Well 31, By the signal availability of information in. output register 37, formed by trigger 35 and received via exchange channel 20, can receive a polling signal over the bus from exchange channel 20, which triggers trigger 35 to a zero state. The signal exchange on the W n + 1 buses indicates that diagnostic traffic from the output register 37 exchanges on the W - W link to the bus 20 is exchanged. Thus, information is exchanged between the device and the external device (not shown). At the end of the monitoring, the device provides the ability to display diagnostic information stored in the memory unit 5 in the display unit 18. For this you need a toggle switch. Off, one-time set, in the Razyuy position, By pressing the Enter button, the generator of 40 single pulses generates a single pulse, which, through the prepared And 41 element, enters the synchronous input of the p-distributor 42 pulses. The signal from the first output of the pulse distributor 42 is fed to the input of the read address decoder 43, the output of which is the read address code. Simultaneously with the issuance of the read address code, tire 31, bus 30, from the output of the element 41, sends to the input of the display unit 18 a signal for displaying information from memory block 5. Thus, by pressing the Enter button, you can alternately display, in block 18 of indications, all diagnostic information recorded in the memory block during the monitoring process. The device works as follows. The input 21 of the initial installation of the device receives a signal that sets the binary counter 7, the distributor 8 pulses, the exchange unit 4 into the initial state, the first trigger 6 and the second trigger 13 through the element OR 9. High levels from the single outputs The first 6 and second 13 flip-flops prepare the second 10 and third 14 elements, respectively, for receiving the control trigger signals and clock pulses. The input of the control cycle start 22 receives test start pulses: the control cycle parcels generated by the monitored device (not shown) according to the same algorithm. The control cycle duration is determined by the size of the distributor 8 pulses, the sync input of which receives start pulses from the input bus 22 through element E 10. With the arrival of the first trigger pulse at input 22, the information input 19 of the device enters the test parcel of the first monitoring cycle, which passes through the prepared element I I and records mc to register 17, Element I 1 in this case is prepared by a signal from the first output of the distributor 8 pulses, on. the synchronous input of which simultaneously with the first test message comes the first start pulse. In addition, the test parcel arrives at the first input of circuit 2 in a one-bit comparison, but no comparison is made. Comparison of test parcels in the bitwise comparison circuit 2 is performed only at the moments of arrival of clock pulses at the input 23 of the device. The pulse from the first output of the distributor 8 pulses also sets the third trigger 12 into one state and via the bus 27 enters the input of the exchange unit 4. A high level from a single output of trigger 12 prepares an element AND 16, Element AND 16 is prepared by trigger 12 for receiving clock pulses during the entire monitoring cycle of the monitored device, With the arrival of subsequent trigger pulses, the device monitors the duration of information processing in the monitored device . If in the period between the first and the last start pulse information input from the output of the monitored device arrives at the device input 19, and a clock pulse is input to the device input 23, no comparison of information messages occurs because the clock pulse does not pass through the AND 14 element. However, the device provides for the passage of a clock pulse through the element 16 to the enabling input 24 of the exchange unit 4. A clock pulse received via bus 24 to the control input of exchange unit A provides for block 4 sending information to transfer information about the failure to exchange channel 20 and writing to memory block 5. In this case, the exchange channel 20 and the input of the memory unit 5 through the exchange unit 4 receive information from the outputs of the counter 7 and the distributor 8 pulses. If at the time of the arrival of the information parcel, the clock pulse does not arrive at the input 23 of the device, then the incoming information row is ignored. The occurrence of a clock pulse at the input 23 after the arrival of the information parcel at input 19 ensures registration of the time. When the device 22 arrives at the penultimate impulse to start this control cycle, the penultimate output of the distributor 8 and the pulse generates a signal that re-raises trigger 12 to zero state and thus blocks the input element And 16. Thus, the penultimate start pulse is carried out to prepare the device for the final stage of control - comparing the input information second sending C comprises by direct register 1 7th. With the arrival of the last start pulse, the dispenser 8 pulses at its last output generates a signal that arrives at the counting input of the binary counter 7 and increases its value by one, which corresponds to the number of the completed control cycle. In addition, it confirms the state of trigger 13 Pa: the reception of a clock pulse and enables the display of the cycle number in the display unit 11. Simultaneously with the arrival of the information parcel, the clock pulse of the end of the first monitoring cycle enters the input bus 23 of the device. On this impulse, on the element element 14 's output, a resolution is generated to compare the contents of the register 17 and the input information block 2 in a bitwise comparison. In addition, this pulse triggers the flip-flop 13 to the zero state, blocking the input element of the element 14. The bit-wise comparison scheme 2 with a comparison of the codes received on its inputs generates a non-comparison code that goes to the first input of the I-UM 3 to form a signal of noncomparison permitting the transfer of formations to the exchange channel 20 and to the memory block 5. The signal of incomparability, formed by the element OR 3, is transmitted via the bus not 24 to the enabling input of the unit 4 of the exchange. In addition, the non-comparison code on the bus 25 is fed to the input of the exchange unit 4. According to the non-comparison signal, the exchange unit 4 generates the information availability signal for transmission and at the same time generates the code of the diagnostic information recording address code (binary counter code 7, pulse distributor code 8, parallel comparison code 2) in memory block 5, i When compared by circuit 2 Bitwise: comparing the codes received at its inputs, a zero code is formed at its outputs, which corresponds to. correct operation - controled device. Such a code does not generate a non-comparison signal and the recording of diagnostic data in memory block 5 and their output to exchange channel 20 are not made. The device enters the state corresponding to the start of operation of the device: the code of the binary counter 7 and the display node 11 corresponds to the number of the test passed through the monitored device. In this way, the device registers the control failures. Upon completion of the control of the last cycle, the signal from the last output of the distributor 8 pulses suppresses the information of the binary counter 7 and enables the display of the zero number of the cycle number in the display unit 11, which indicates the end of the control. The overflow signal from the output of the binary counter 7 transfers the trigger 6 to the zero state and passes through the bus 28 to the input of the exchange unit 4, thereby blocking the start pulse input and generates a signal for the end of the control. Then, at the input 23, the clock pulse of the end of the control cycle arrives, and at the input 19 - an information parcel. Further operation of the device is similar to that described. Upon completion of the code comparison, regardless of its result, the generated diagnostic data (non-comparison codes, zero code of binary counter 7, zero pulse distributor code 8) is transmitted by the exchange unit 4 to the exchange channel 20 and recorded in the memory unit 5. The next stage of the device operation is the stage of viewing the contents. My block 5 memory. The contents of the memory block 5 are viewed on the display unit 18 using the exchange unit 4. In this case, the one-time exchange unit 4 sequentially generates the addresses of the cells of the memory unit 5 for viewing and analyzing the contents in the display unit 18. Thus, the device ensures the continuity of monitoring and the automatic delivery of diagnostic information to the exchange channel and at the same time its recording and accumulation in the memory block for subsequent diagnostics in a single viewing mode. In addition, the device provides control not only on the composition of the information, but also on the duration of the processing of information by the monitored device, i.e. fixes temporary crashes. Claim 1. A device for fixing unstable failures, containing the first AND element, register, one-way comparison circuit, first OR element, first display unit, counter, first trigger, second AND element, and the information input of the device is connected to the first information input In the first comparison, the output of which is connected to the first input of the first element OR, the output of the first element AND is connected to the information input of the register, the start input of the monitoring cycle of the device is connected to the first input of the second element AND, the second input of which The first output of the first trigger is connected to the information input of the first indication unit, the input of the initial installation of the device is connected to the S input of the first trigger and the installation input of the counter, in order to expand the functional capabilities due to fixing of all types of failures, accumulation of information and subsequent diagnostics, the device contains the third, fourth and fifth elements AND, the second and third triggers, the second element OR, the second display unit, the importer pulses with p outputs, a memory unit, an exchange unit, the information input of the device is connected to the first input of the first element AND, the initial setup input of the device is connected to the first input of the second OR element and the installation inputs of the pulse distributor and the exchange unit, the output of the one-by-one comparison circuit is connected the first information input of the exchange unit, the second information input of the exchange unit is connected to the information output of the counter, the group of information inputs of the exchange unit is connected from the first to the (lb-lb-th output of pulse divider, the outputs of the memory unit are connected to the information inputs of the second display unit, the control input of which is connected to the first output of the exchange unit, the second output of which is connected to the address input of the memory unit, the overflow output of the counter is connected to the R-input of the first trigger and the first enable the input of the exchange unit, the second permitting input of which is connected to the output of the first YAL element, the input output of the exchange unit is connected to the bi-directional device exchange bus, the h-th output of the pulse distributor is connected to the control the first input of the display unit, with the counter input of the counter and the second input of the second element OR, the output of which is connected to the S-input of the second trigger, the output of which is connected to the first input of the third element And whose output is connected to the R-input of the second trigger, with the first the input of the fourth element And with the enable input of the bitwise comparison scheme, the register output is connected to the second input even; And, the output of which is connected to the second information input of the one-way comparison circuit, the first output of the pulse distributor is connected to the S input of the third trigger and the second input of the first element AND, (-) - output of the output group of the pulse distributor is connected to the R input of the third trigger whose output is connected to the first input of the fifth element AND, whose output is connected to the second input of the first element OR, the output of the second element AND is connected to the synchronization input of the pulse distributor, the clock input of the device with the second inputs of the third and nth elements And,
2. Устройство по П.1, отличающеес тем, что блок обмена содержит генератор одиночных импуль-. ов, два элемента ИЛИ, элемент И, ве группы элементов И, триггер, реистр , два распределител импульсов, ва дешифратора, элемент задержки, ход которого вл етс первым разреающим входом блока обмена, второй азрешающий вход которого подключен первому входу первого элемента ИЛИ, торой вход которого соединен с выхоом элемента задержки, установочный вход блока обмена подключен к первому входу второго элемента ИЛИ и установоч«ым входам первого и второго распределителей импульсов, первый , второй информационные входы и группа информационных входов блока обмена подключены к первым входам элементой И первой и второй групп, выход первого элемента ИЛИ соединен входом триггера, с вторыми входами элементов И первой и второй групп и входом синхронизации первого распределител импульсов, выходы которого соединены с группой информационных входов первого дешифратора , выходы второго распределител импульсов соединены с группой информационных входов второго дешифратора выходы элементов И второй группы пер710 вого и второго дешифраторов образуют второй выход блока обмена, вход запуска генератора одиночных импульсов и первьй вход элемента И через переключатели соединены с шиной единичного потенциала, выход генератора одиночных импульсов соединен с вторым входом элемента И, выход кото рого соединен с входом синхрониэацин второго распределител импульсов и вл етс первым выходом блока обмена, выход второго элемента ИЛИ соединен с R -входом триггера, выходы элементов И первой группы соединены с группой информационных входов регистра , выход триггера, выходы регистра и второй вход второго элеменta ШШ образуют вход-выход блока обмена.2. A device according to claim 1, characterized in that the exchange unit comprises a single pulse-generator. o, two elements OR, element I, ve group of elements AND, trigger, reister, two pulse distributors, wa decoder, delay element whose stroke is the first enabling input of the exchange unit, the second permit input of which is connected to the first input of the first OR element, the input of which is connected to the output of the delay element, the installation input of the exchange unit is connected to the first input of the second OR element and the installation inputs of the first and second pulse distributors, the first, second information inputs and a group of information in moves of the exchange unit are connected to the first inputs of the first and second groups and the output of the first element OR are connected by the trigger input, to the second inputs of the first and second groups of the first and second groups and the synchronization input of the first pulse distributor whose outputs are connected to the group of information inputs of the first decoder, the second outputs the pulse distributor is connected to the group of information inputs of the second decoder; the outputs of the elements And the second group of the first and second decoders form the second output of the exchange unit; The single pulse generator's skip and the first input of the element I are connected via switches to the single potential bus, the output of the single pulse generator is connected to the second input of the element AND whose output is connected to the synchroniaeacin input of the second pulse distributor and the first output of the exchange unit, the output of the second element OR connected to the R input of the trigger, the outputs of the elements of the first group are connected to the group of information inputs of the register, the output of the trigger, the outputs of the register and the second input of the second element SHIII form the input d-sharing unit yield.