SU1265763A1 - Dividing device - Google Patents
Dividing device Download PDFInfo
- Publication number
- SU1265763A1 SU1265763A1 SU853906535A SU3906535A SU1265763A1 SU 1265763 A1 SU1265763 A1 SU 1265763A1 SU 853906535 A SU853906535 A SU 853906535A SU 3906535 A SU3906535 A SU 3906535A SU 1265763 A1 SU1265763 A1 SU 1265763A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- quotient
- register
- bit
- private
- outputs
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Abstract
Изобретение относитс к области вычислительной техники. Цель изобретени - расширение области применени за счет обеспечени возможности обработки чисел, представленных дополнительным кодом. Устройство содержит регистры делимого и делител , сумматор округлени , умножитель. шифратор цифр частного, блок формировани частного, содержащий сумматор-вычитатель и регистр, блок управлени , триггер знака делимого, две группы элементов сложени по модулю два, элемент сложени по модулю два и блок формировани очередного остатка, содержащий сумматор вычитатель. Сущность изобретени заключаетс в том, что дл обработки операндов в дополнительном коде старшие (k ьЗ) разр дов делимого и делител инвертируютс в случае отрицательных операндов и используютс дл формировани К .разр дов частi ного, а схемы устройства настраи (Л ваютс на определенный режим работы в .зависимости от знаков делимого и делител . 2 ил.This invention relates to the field of computing. The purpose of the invention is to expand the scope of application by allowing the processing of numbers represented by an additional code. The device contains the registers of the dividend and the divider, the rounding adder, the multiplier. the digit encoder of the quotient, the quotient forming unit, containing the adder-subtractor and register, the control unit, the divisor sign trigger, two groups of modulo-two addition elements, the modulo-addition element, and the next remainder formation block, containing the adder-subtractor. The essence of the invention is that for processing operands in the additional code, the higher (k) s of the divisible and divisor bits are inverted in the case of negative operands and are used to form the K parts of the bits and the device circuits are tuned (L depending on the signs of the dividend and divisor. 2 Il.
Description
о аabout a
СПSP
9д9e
САCa
Изобретение относитс к вычислительной технике и. может быть применено при разработке быстродействующих устройств делени , удобных дл изготовлени в составе больших интегральных схем.The invention relates to computing and. can be applied in the development of high-speed devices of division convenient for manufacturing as part of large integrated circuits.
Целью изобретени вл етс расширение области применени устройства за счет обеспечени возможности обработки чисел, представленных дополнительным кодом.The aim of the invention is to expand the field of application of the device by allowing the processing of numbers represented by an additional code.
На фиг. 1 изображена схема устройства дл делени , на фиг. 2 схема блока управлени .FIG. 1 is a diagram of a device for dividing; FIG. 2 is a control block diagram.
Устройство дл делени двоичных чисел (фигИ) содержит П-разр дные регистры 1 и 2 соответственно делимого и делител , блок 3 формировани частного, блок 4 управлени , триггер 5 знака делимого (k+3) элементов 6 сложени по модулю два первой группы (, h - разр дность операндов), () элементов 7 сложени по модулю два второй группы, элемент 8 сложени по модулю два, .сумматор 9 округлени , шифратор 10 цифр частного, умножиФель 11 и блокA device for dividing binary numbers (FIG) contains U-bit registers 1 and 2, respectively, of a divisible and a divider, a private formation unit 3, a control unit 4, a trigger 5 for the divisible character (k + 3) of the addition elements 6 modulo two first group (, h is the size of operands), () of modulo-two addition elements 7 of the second group, modulation addition element 8, rounding modifier 9, 10-digit encoder, multiplier 11, and block
12формировани очередного остатка. Блок 3 содержит сумматор-вычитатель12 forming the next balance. Block 3 contains an adder-subtractor
13и регистр 14, блок 12 - сумматорвычитатель 15.13 and register 14, block 12 - adder 15.
Устройство.имеет шину 16 ,значени I, шину 17 пуска устройства и шину 18 числатактов.The device has a bus 16, the values of I, the bus 17 for starting the device and the bus 18 are number of strokes.
Блок 4 (фиг. 2) содержит генератор 19, счетчик ,20, элемент ИЛИ 21 и элемент И 22.Block 4 (Fig. 2) contains the generator 19, the counter, 20, the element OR 21 and the element And 22.
Устройство дл делени работает следующим образом.The device for dividing works as follows.
В исходном состо нии в регистре 1 хранитс h -разр дный дополнительный код делимого, в регистре 2 - пIn the initial state in the register 1 the h-digit additional code of the dividend is stored, in the register 2 - n
-разр дный дополнительный код делител (предполагаетс , что делимое и делитель - двоичные числа со знаком ) , в триггере 5 знак делимого, знак делител - в старшем разр де регистра 2. Регистр 14 в исходном состо нии обнулен.-digit additional divisor code (it is assumed that the dividend and divisor are binary numbers with a sign), in trigger 5 is the sign of the dividend, the divisor sign is in the higher digit of the register 2. Register 14 has been reset in the initial state.
С выхода регистра 1 старшие .(k+3 разр дов поступают на одну группу входов элементов 6 сложени по модулю два, причем на другую группу выходов поступает знаковый разр д делимого с триггера 5, на выходах этих элементов 6 сложени по модулю два формируетс обратный код Ck+S) старших разр дов делимого, если делимое - отрицательное число, либо пр мой код (k+3) старших разр дов делимого, если делимое -положительное число.Highs from register 1 output. (K + 3 bits are received for one group of inputs of addition elements 6 modulo two, and the other output group receives the sign bits of the dividend from trigger 5, and the opposite code is formed at the outputs of these addition elements 6 modulo two Ck + S) most significant bits of the dividend, if the dividend is a negative number, or a direct code (k + 3) most significant bits of the dividend, if the dividend is a positive number.
5 Старшие разр ды делител с второго по (k+3)-и с выхода регистра 2 поступают на входы элементов 7 сложени по модулю два второй группы, на которых происход т аналогичные 0 преобразовани . На элемент 8 сложени по модулю два поступают знаки делимого и делител с триггера 5 и старшего разр да регистра 2 соответственно . На этом элементе 8 сло5 жени по модулю два формируетс знак получаемого частного (в зависимости от знака делимого и делител ), который поступает на входы управлени сумматора-вычитател 13 и сумматора20 вЫчитател 15.5 The highest bits of the divider from the second to (k + 3) - and from the output of the register 2 are fed to the inputs of the elements 7 of addition modulo two second groups, on which similar 0 transformations occur. Element 8 of modulo two receives the signs of the dividend and divisor from trigger 5 and high register register 2, respectively. On this modulo two element 8, the sign of the obtained quotient is formed (depending on the sign of the dividend and the divisor), which is fed to the control inputs of the adder-subtractor 13 and the adder 20 of the Subtractor 15.
С выходов элементов 7 сложени по модулю два пр мой код старших разр дов делител с второго по (k+3)-и поступает на вход сумматора 25 9 округлени , в котором производитс прибавление к (k+3) старшим разр дам делител единицы в их младший разр д . Этим устран етс возможность получени в шифраторе 10 частного 30 с избытком. На входы шифратора 10 поступает (k+3) старших разр дов делимого с выхода элементов 6 сложени по модулю два и (k+3) разр дов округленного делител с выхода сумма35 тора 9, причем старший разр д (k+3)разр дного кода округленного делител принимает значение переноса из. старшего разр да сумматора 9. В шифраторе 10 формируетс k -раз40 р дный пр мой код частного, причем частное формируетс путем делени усеченного делимого на усеченныйFrom the outputs of the modulo 7 elements, the two direct code of the higher digits of the divider from the second to (k + 3) -and enters the input of the adder 25 9 rounding, in which the unit divider is added to the (k + 3) bits of younger bit d. This eliminates the possibility of getting a private 30 in excess in the encoder 10. The inputs of the encoder 10 receive (k + 3) most significant bits of the dividend from the output of elements 6 of addition modulo two and (k + 3) bits of the rounded divider from the output of the sum of 35 torus 9, and the most significant bit (k + 3) of the bit code the rounded divider takes the value of the carry from. the older bit of the adder 9. In the encoder 10, a k-bit 40 regular direct code of the private is formed, and a quotient is formed by dividing the truncated divisible by the truncated
делитель.divider.
Абсолютна погрешность (разностьAbsolute error (difference
между значением частного, получаемого при делении ii -разр дных чисел и значением частного, получаемого при делении усеченных (|с+3)-разр дных чисел) при этом находитс в преде50 лах ,between the value of the quotient obtained by dividing ii-bit numbers and the value of the quotient obtained by dividing the truncated (| c + 3) -digit numbers) is in the limits,
О f : 2O f: 2
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853906535A SU1265763A1 (en) | 1985-06-07 | 1985-06-07 | Dividing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853906535A SU1265763A1 (en) | 1985-06-07 | 1985-06-07 | Dividing device |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1265763A1 true SU1265763A1 (en) | 1986-10-23 |
Family
ID=21181192
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853906535A SU1265763A1 (en) | 1985-06-07 | 1985-06-07 | Dividing device |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1265763A1 (en) |
-
1985
- 1985-06-07 SU SU853906535A patent/SU1265763A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1086427, кл. G 06 F 7/52, 1982. Авторское свидетельство СССР № 802962, кл. G 06 F 7/52, 1978. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1265763A1 (en) | Dividing device | |
SU1280624A1 (en) | Device for multiplying the floating point numbers | |
US3500383A (en) | Binary to binary coded decimal conversion apparatus | |
RU1783522C (en) | Divider | |
SU1357946A1 (en) | Device for division | |
SU1520510A1 (en) | Dividing device | |
SU1397903A1 (en) | Division device | |
SU1478212A1 (en) | Divider | |
SU1767497A1 (en) | Divider | |
SU1249551A1 (en) | Dividing device | |
RU1783521C (en) | Divider | |
SU1619255A1 (en) | Division device | |
SU1056183A1 (en) | Device for dividing numbers | |
SU479111A1 (en) | A device for simultaneously performing arithmetic operations on a set of numbers | |
SU742933A1 (en) | Device for dividing n-digit decimal numbers | |
SU1008733A1 (en) | Binary number division device | |
SU1417010A1 (en) | Number dividing device | |
SU1119006A1 (en) | Device for dividing numbers | |
SU408305A1 (en) | DEVICE FOR EXTRACTING SQUARE ROOT | |
SU1481746A1 (en) | Device for dividing binary code | |
SU1285464A1 (en) | Dividing device | |
SU1119008A1 (en) | Device for multiplying binary numbers in complement representation | |
SU1173411A1 (en) | Computing device | |
SU817702A1 (en) | Number multiplying device | |
SU705478A1 (en) | Computer device |