SU1226473A1 - Interface for linking information source with information receiver - Google Patents

Interface for linking information source with information receiver Download PDF

Info

Publication number
SU1226473A1
SU1226473A1 SU843780150A SU3780150A SU1226473A1 SU 1226473 A1 SU1226473 A1 SU 1226473A1 SU 843780150 A SU843780150 A SU 843780150A SU 3780150 A SU3780150 A SU 3780150A SU 1226473 A1 SU1226473 A1 SU 1226473A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
outputs
information
input
output
Prior art date
Application number
SU843780150A
Other languages
Russian (ru)
Inventor
Омар Магадович Омаров
Original Assignee
Дагестанский Политехнический Институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Дагестанский Политехнический Институт filed Critical Дагестанский Политехнический Институт
Priority to SU843780150A priority Critical patent/SU1226473A1/en
Application granted granted Critical
Publication of SU1226473A1 publication Critical patent/SU1226473A1/en

Links

Landscapes

  • Static Random-Access Memory (AREA)

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано дл  согласовани  скоростей при синхронной передаче данных от источника к приемнику информации. Целью изобретени   вл етс  повышение быстродействи  устройства. Поставленна  цель достигаетс , тем, что в устройст во, содержащее пам ть, группу коммутаторов адреса, первые счетчики записи и чтени , два дешифратора , элемент И и элемент ИЛИ, введены вторые счетчики записи и чтени , триггер, две схемы сравнени  и второй элемент И. I ил. с S (Л N9 N5 О) Ч ооThe invention relates to the field of computer technology and can be used to coordinate speeds when synchronously transferring data from a source to a receiver of information. The aim of the invention is to improve the speed of the device. The goal is achieved by the fact that the device containing the memory, the address switchboard group, the first write and read counters, two decoders, the AND element and the OR element, introduced the second write and read counters, a trigger, two comparison circuits, and the second AND element .I Il. with S (L N9 N5 O) Ch oo

Description

1212

Изобретение относитс  к области вычислительной техники и может быть использовано дл  согласовани  скоростей при асинхронной передаче дан- HiiK от источника к приемнику информации .The invention relates to the field of computing and can be used to coordinate the speeds for the asynchronous transfer of HiiK data from the source to the receiver of information.

Целью изобретени   вл етс  повышение быстродействи  ycTpoficTBa.The aim of the invention is to improve the speed of ycTpoficTBa.

На чертеже представлена функциональна  схема устройства.The drawing shows the functional diagram of the device.

Устройство содержит пам ть 1, ком- муторы 2 адреса группы, дешифраторы 3 и 4, первые счетчики 5 и 6 записи и чтени , триггер 7, схемы 8 и 9 сравнени , элемент ИЛИ 10, элементы И 11 и 12, группы информационных входов 13 и выходов 14, входы 15 и 16 стробов записи и чтени , выходы 17 и 18 сигналов блокировки записи и чтени  устройства, выходы 19 и 20 дешифраторов 3 и 4, вторые счетчики 21 и 22 записи и чтени . Пам ть 1 содержит матрицу запоминающих модулей t с произвольной выборкой (Мх1The device contains memory 1, switches 2 group addresses, decoders 3 and 4, first counters 5 and 6 write and read, trigger 7, comparison circuits 8 and 9, element OR 10, elements 11 and 12, groups of information inputs 13 and outputs 14, inputs 15 and 16 of the write and read strobes, outputs 17 and 18 of the write lock and read lock signals, outputs 19 and 20 of the decoders 3 and 4, second counters 21 and 22 of the write and read. Memory 1 contains a matrix of random access memory modules t (Mx1

Устройство работает следующим образом .The device works as follows.

В исходном состо нии счетчики 5, 6, 21 и 22 и триггер 7 обнулены, выходы схем 8 и 9 сравнени  возбуждены , по выходу 18 выдаетс  сигнал блокировани  чтени . Кроме того,, вьщают- с  единичные потенциалы по первым выходам 19 и 20 соответственно первого 3 и второго 4 дешифраторов, подготавлива  каждый столбец к записи и чтению информации. При поступлении импульса записи по входу 15 ,стробируетс  дешифратор 3, при этом по вл етс  единичный потенциал по первому выходу 19 дешифратора 3, которьй подключен к первому управл ющему входу коммутатора 2 и моделей пам ти к-го столбца. Далее содержимое счетчика 5 через первьй информационный вход к-го коммутатора 2 поступает на адресные входы модулей пам ти к-го столбца и первое слово поступающее по входам 13, заноситс  в первую  чейку выбранных модулей . Переключаемьй этим же импульсом (по срезу) в следующее состо ние счетчик 5 подготавливает занесение второго входного слова во вторую  чейку и т.д. до заполнени  всех М  чеек модулей пам ти к-го столбца. В момент, когда модули .окажутс  заполненными , счетчик 5 переполнитс , и импульс переполнени  занесет едиА 73JIn the initial state, the counters 5, 6, 21 and 22 and the trigger 7 are zero, the outputs of the comparison circuits 8 and 9 are excited, and the output 18 is output a read blocking signal. In addition, the single potentials of the first outputs 19 and 20, respectively, of the first 3 and second 4 decoders are derived from single potentials, preparing each column for recording and reading information. When a write pulse arrives at input 15, decoder 3 gates, and a single potential appears at first output 19 of decoder 3, which is connected to the first control input of switch 2 and memory models of the k-th column. Next, the contents of counter 5 through the first information input of the k-th switch 2 are fed to the address inputs of the memory modules of the k-th column and the first word arriving at the inputs 13 is entered into the first cell of the selected modules. Switching by the same pulse (slice) to the next state, counter 5 prepares the insertion of the second input word into the second cell, and so on. before filling all the M cells of the memory modules of the kth column. At the moment when the modules are shown filled, the counter 5 will overflow and the overflow pulse will carry a single 73J

НИНУ в счетчик 21 . При гзтом единичный сигнал по витс  на втором 19,, выходе 192 Д ишфратора 3, гюдготав- л   дл  записи информации (к-1)йNinu in counter 21. With gztom, a single signal is obtained on the second 19, output 192 D and 3, prepared for recording information (k-1)

5 столбец модулей пам ти 1, Запись информации в другие модули пам ти 1 происходит аналогично.The 5th column of the memory modules 1. The recording of information in other memory modules 1 is similar.

Сразу после записи первого слова в первую  чейку к-го столбца моду0 лей пам ти 1 с выхода 18 снимаетс  сигнал блокировки чтени . Так как счетчики 6 и 22 наход тс  в нулевом состо нии, первое слово будет считыватьс  в приемник информацииImmediately after the first word is written into the first cell of the kth column of memory module 1 from output 18, the read lock signal is cleared. Since the counters 6 and 22 are in the zero state, the first word will be read into the information receiver.

5 по первому адресу модулей пам ти 1.к-го столбца. Каждьй импульс чтени , поступающий по входу 16, подготавливает адрес очередной  чейки этих модулей до момента считывани 5 to the first address of the memory modules of the 1st column. Each read pulse arriving at input 16 prepares the address of the next cell of these modules until the moment of reading.

2020

всех слов и переполнени  счетчикаall words and counter overflow

6, при этом импульс переполнени  заносит единицу в счетчик 22. Далее единичньй сигнал по витс  на (к-)-м выходе дешифратора 4, подготавли- ва  тем самым (к-1)й столбец модулей пам ти 1. Если запись и чтение информации производитс  из одних и тех же модулей пам ти 1, то при за- писи чтение информации блокируетс 6, and the overflow pulse puts the unit into counter 22. Next, the unit signal is scanned at (k -) - m output of the decoder 4, thus preparing (k-1) th column of memory modules 1. If the write and read information produced from the same memory modules 1, then writing is blocked when writing information

выдачей сигнала по выходу 18. Если запись и чтение информации производ тс  из разных модулей пам ти 1, то процессы записи и чтени  можно производить одновременно. При полном заполнении пам ти, т.е. при переполнении счетчика 21 устанавливаетс  в единицу триггер 7, фиксирующий запись информации во все модули пам ти 1. Далее запись информацииoutputting a signal at output 18. If information is recorded and read from different memory modules 1, then writing and reading processes can be performed simultaneously. When the memory is full, i.e. when the overflow of the counter 21 is set to one trigger 7, fixing the recording of information in all memory modules 1. Further recording of information

вновь будет производитс  в модули к-го столбца, и если запись информации будет опережать чтение информации из пам ти 1 и содержимое счетчиков 5, 21 станет равным содержимомуthe modules of the k-th column will again be produced, and if the recording of information advances the reading of information from memory 1 and the contents of counters 5, 21 will become equal to the contents

счетчиков 6, 22, сработают схемы 8 и 9 сравнени , и выработаетс  сигнал по выходу 17, служащий дл  блокировки записи информации в пам ть 1 . Таким образом, устройство позвол ет осуществл ть запись и чтение информации в одни и те же модули пам ти, не дожида сь запись и чтение информации из разных столбцов модулей пам ти, запись информации вcounters 6, 22, the circuits 8 and 9 of the comparison will operate, and a signal is generated at output 17, which serves to block the recording of information in memory 1. Thus, the device allows you to write and read information in the same memory modules, without waiting for the write and read information from different columns of the memory modules, write information in

ранее считанные  чейки пам ти, не дожида сь момента считывани  всех слов из пам ти, все это позвол ет повысить быстродействие устройства.previously read memory cells, without waiting for the moment of reading all the words from the memory, all this allows to increase the speed of the device.

Кроме того, объем пам ти устройства может достаточно просто измен тьс  без изменени  его структуры путем исключени  или добавлени  запоминающих модулей вместе с соответствующим коммутатором, частью счетчиков и дешифраторов .In addition, the memory capacity of a device can be changed quite simply without changing its structure by eliminating or adding storage modules together with the corresponding switch, some counters and decoders.

Фдрмула изобретени Formula of Invention

Устройство дл  сопр жени  источника и приемника информации, содержащее пам ть, группы информационных входо в и выходов которой  вл ютс  соответственно группами информационных входов и выходов устройства, груп пу коммутаторов адреса, выходы которых подключены к группе адресных входов пам ти, первые счетчики записи и чтени , тактовые входы которых соединены соответственно с входами стробов записи и чтени  устройства, информационные выходы - соответственно с первыми и вторыми информационными входами комму таторой адреса группы, первый и второй дешифраторы, выходы которых подключены соответственно к группам входов управлени  режимами записи и чтени  пам ти, первый элемент И, выход которого  вл етс  выходом сигнала блокировки записи устройства, и элемент ИЛИ, выход которого  вл етс  выходом сигнала блокировки чтени  устройства, о т- личающеес  тем, что, с целью повышени  быстродействи  устройства , в него введены вторые счет5A device for interfacing the source and receiver of information containing a memory whose information input groups and outputs are respectively groups of information inputs and outputs of the device, a group of address switches whose outputs are connected to a group of memory address inputs, first write and read counters the clock inputs of which are connected respectively to the inputs of the write and read gates of the device, the information outputs are respectively connected with the first and second information inputs by the group address switch, the first the second and second decoders, the outputs of which are connected respectively to the groups of inputs for controlling the write and read memory modes, the first AND element whose output is the output of the write lock signal of the device and the OR element whose output is the output of the read lock signal of the device - characterized by the fact that, in order to increase the speed of the device, second counts are entered into it5

чики записи и счетчик чтени , триггер , две схемы сравнени  и BTopoii элемент И, причем информационные выходы вторых счетчиков записи и чте- 5 ни  подключены соответственно к информационным входам первого и второго дешифраторов и первому и второму входам первой схемы сравнени , выход равенства которой соединен с О первым входом второго элемента И и управл ющим входом второй схемы сравнени , первым и вторым информационными входами подключенной соответственно к информационным выходам первых счетчиков записи и чтени , а выходы равенства к первым входам элемента ИЛИ и первого элемента И, второй вход которого соединен с выходом триггера, единичный и нулевой входы которого подключены соответственно к выходам переполнени  вторых счетчиков записи и чтени , тактовыми входами соединенных соответственно с выходами -переполнени  первых счет- чиков записи и чтени , стробирующий вход первого дешифратора соединен с входом строба записи устройства и вторым входом второго элемента И, выходом соединенного с вторым входомRecords and a read counter, a trigger, two comparison circuits and a BTopoii I element, with the information outputs of the second write counters and readings being connected respectively to the information inputs of the first and second decoders and the first and second inputs of the first comparison circuit, the equality output of which is connected to About the first input of the second element AND and the control input of the second comparison circuit, the first and second information inputs connected respectively to the information outputs of the first write and read counters, and the equality outputs to The first inputs of the OR element and the first element AND, the second input of which is connected to the trigger output, the single and zero inputs of which are connected respectively to the overflow outputs of the second write and read counters, clock inputs connected respectively to the outputs of the overflow of the first write and read counters, strobe the input of the first decoder is connected to the input gate of the recording device and the second input of the second element And the output connected to the second input

0 элемента ИЛИ, стробирующий вход второго дешифратора соединен с входом строба чтени  устройства, выходы первого дешифратора подключены к первым управл ющим входам коммутаторов0 of the OR element, the gate input of the second decoder is connected to the input gate of the device reading, the outputs of the first decoder are connected to the first control inputs of the switches

адреса группы, вторые управл ющие входы которых соединены с выходами второго дешифратора.group addresses, the second control inputs of which are connected to the outputs of the second decoder.

00

13 13

Редактор Т. КугрышеваEditor T. Kugrysheva

Заказ 2135/49 Тираж 671ПодписноеOrder 2135/49 Circulation 671 Subscription

ВНИИПИ Государственного комитета СССРVNIIPI USSR State Committee

по делам изобретений и открытий 11303.5, Москва, Ж-35, Раушска  наб., д. 4/5for inventions and discoveries 11303.5, Moscow, Zh-35, Raushsk nab., 4/5

Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4Production and printing company, Uzhgorod, st. Project, 4

Составитель В. ВертлибCompiled by V. Vertlib

Техред В.Кадар Корректор С. ЧерниTehred V. Kadar Proof-reader S. Cherni

1,one,

Claims (1)

Устройство для сопряжения источника и приемника информации, содержащее память, группы информационных входов и выходов которой являются соответственно группами информационных входов и выходов устройства, труп пу коммутаторов адреса, выходы которых подключены к группе адресных входов памяти, первые счетчики записи и чтения, тактовые входы которых соединены соответственно с входами стробов записи и чтения устройства, информационные выходы - соответственно с первыми и вторыми информационными входами коммутаторов адреса группы, первый и второй дешифраторы, выходы которых подключены соответственно к группам входов управления режимами записи и чтения памяти, первый элемент И, выход которого является выходом сигнала блокировки записи устройства, и элемент ИЛИ, выход которого является выходом сигнала блокировки чтения устройства, о тличающееся тем, что, с целью повышения быстродействия устройства, в него введены вторые счетA device for interfacing a source and a receiver of information containing memory, groups of information inputs and outputs of which are respectively groups of information inputs and outputs of a device, a corpse of address switches, the outputs of which are connected to a group of memory address inputs, the first write and read counters, whose clock inputs are connected respectively, with the inputs of the strobe recording and reading devices, information outputs, respectively, with the first and second information inputs of the switch group addresses, the first and the second decoders, the outputs of which are connected respectively to the groups of inputs for controlling the write and read memory modes, the first AND element, the output of which is the output of the write lock signal of the device, and the OR element, the output of which is the output of the device read lock signal, characterized in that, with the purpose of increasing the speed of the device, the second account is introduced into it 1226473 4 чики записи и счетчик чтения, триггер, две схемы сравнения и второй элемент И, причем информационные выходы вторых счетчиков записи и чте-1226473 4 write counters and a read counter, a trigger, two comparison circuits and a second AND element, and the information outputs of the second record and read counters 5 ния подключены соответственно к информационным входам первого и второго дешифраторов и первому и второму входам первой схемы сравнения, выход равенства которой соединен с '0 первым входом второго элемента И и управляющим входом второй схемы сравнения, первым и вторым информационными входами подключенной соответственно к информационным выходам пер,5 вых счетчиков записи и чтения, а выходы равенства к первым входам элемента ИЛИ и первого элемента И, второй вход которого соединен с выходом триггера, единичный и нулевой входы 20 которого подключены соответственно к выходам переполнения вторых счетчиков записи и чтения, тактовыми входами соединенных соответственно с выходами переполнения первых счет25 чиков записи и чтения, стробирующий вход первого дешифратора соединен с входом строба записи устройства и вторым входом второго элемента И, выходом соединенного с вторым входом 30 элемента ИЛИ, стробирующий вход второго дешифратора соединен с входом строба чтения устройства, выходы первого дешифратора подключены к первым управляющим входам коммутаторов 35 адреса группы, вторые управляющие входы которых соединены с выходами второго дешифратора.5, respectively, are connected to the information inputs of the first and second decoders and the first and second inputs of the first comparison circuit, the equality output of which is connected to 0 by the first input of the second element And and the control input of the second comparison circuit, the first and second information inputs connected respectively to the information outputs of , 5 output counters of writing and reading, and the equality outputs to the first inputs of the OR element and the first AND element, the second input of which is connected to the trigger output, the single and zero inputs of which 20 connected respectively to the overflow outputs of the second record and read counters, clock inputs connected respectively to the overflow outputs of the first counts of 25 read and write counters, the gate input of the first decoder is connected to the input of the recording strobe of the device and the second input of the second element And, the output connected to the second input of 30 elements OR, the gating input of the second decoder is connected to the input of the reading gate of the device, the outputs of the first decoder are connected to the first control inputs of the switches 35 of the group address, the first control inputs of which are connected to the outputs of the second decoder.
SU843780150A 1984-08-13 1984-08-13 Interface for linking information source with information receiver SU1226473A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU843780150A SU1226473A1 (en) 1984-08-13 1984-08-13 Interface for linking information source with information receiver

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU843780150A SU1226473A1 (en) 1984-08-13 1984-08-13 Interface for linking information source with information receiver

Publications (1)

Publication Number Publication Date
SU1226473A1 true SU1226473A1 (en) 1986-04-23

Family

ID=21134505

Family Applications (1)

Application Number Title Priority Date Filing Date
SU843780150A SU1226473A1 (en) 1984-08-13 1984-08-13 Interface for linking information source with information receiver

Country Status (1)

Country Link
SU (1) SU1226473A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР 752321, кл. G 06 F3/04, 1978. Авторское свидетельство СССР №746488, кл. G 06 F3/04, 1977. *

Similar Documents

Publication Publication Date Title
US4875196A (en) Method of operating data buffer apparatus
US4899316A (en) Semiconductor memory device having serial writing scheme
US4106109A (en) Random access memory system providing high-speed digital data output
CA1168376A (en) Random access memory system having high-speed serial data paths
EP0249548A2 (en) Dual-port semiconductor memory device
DE3683477D1 (en) DISK AREA CIRCUIT-INTEGRATED MEMORY.
US3801964A (en) Semiconductor memory with address decoding
EP0048810B1 (en) Recirculating loop memory array with a shift register buffer
GB1422819A (en) Matrix data manipulator
SU1226473A1 (en) Interface for linking information source with information receiver
GB1278664A (en) An associative memory
SU1310899A1 (en) Storage with simul taneous reading of several layers
SU1361633A2 (en) Buffer memory
SU1536366A1 (en) Device for information input/output device
SU1396158A1 (en) Buffer storage
JPS6142794A (en) Sense amplifier system of semiconductor memory device
SU1160472A1 (en) Buffer storage
SU1372316A1 (en) Memory for graphic display
SU1113793A1 (en) Information input device
KR920005121B1 (en) Semiconductor memory device
SU1410100A1 (en) Storage with sequential data input
SU1361566A1 (en) On-line storage addressing device
SU1305776A1 (en) Storage with sequential writing and reading
SU1529287A1 (en) Permanent memory
SU1026163A1 (en) Information writing/readout control device