SU1310899A1 - Storage with simul taneous reading of several layers - Google Patents
Storage with simul taneous reading of several layers Download PDFInfo
- Publication number
- SU1310899A1 SU1310899A1 SU864029167A SU4029167A SU1310899A1 SU 1310899 A1 SU1310899 A1 SU 1310899A1 SU 864029167 A SU864029167 A SU 864029167A SU 4029167 A SU4029167 A SU 4029167A SU 1310899 A1 SU1310899 A1 SU 1310899A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- address
- outputs
- data
- registers
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано дл буферной пам ти данных. Цель изобретени - повышение быстродействи устройства . Буферное запоминающее устройство содержит блок 1 формирователей импульсов, блок 2 сравнени , элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 3, элемент ИЛИ 4, формирователь 5 импульсов, адресный блок считывани , включающий регистры 7 адресов считывани и дешифраторы 8 адресов считывани , адресный блок 9 записи, включающий регистр 10 адресов записи и дешифратор адресов записи, матрицу 12 чеек 13 пам ти, кажда из которых состоит из запоминающего элемента 14, элементов И 15 и 16, а также регистр 17 записываемых данных, регистры 18 считываемых данных, входы 19 и 20 адреса записи, входы 21-24 адресов считывани . Устройство обеспечивает запись данных из регистра 17 в чейки 13, выбираемые дешифратором 11 в соответствии с кодом адреса в регистре 10, записанного с входов 19 и 20. Считывание осуществл етс независимо по нескольким адресам , записанным с входов 21-24 в регистры 7. При этом дешифраторы 8 активизируют соответствующие чейки 13 пам ти, данные записываютс в регистры 18 и поступают на входы устройства. Наличие блока 2 и формировател 5 обеспечивает осуществление записи данных по требуемому адресу только в случае отсутстви считывани данных по тому же адресу. 4 ил. i 00 со соThe invention relates to computing and can be used for buffer data storage. The purpose of the invention is to increase the speed of the device. The buffer memory contains a block 1 of pulse shapers, a block 2 of comparison, elements EXCLUSIVE OR 3, an element OR 4, a shaper of 5 pulses, an address block of reading, including registers 7 of read addresses and decoders 8 of a read address, address block 9 of writing, including a register of 10 addresses records and a decoder of write addresses, a matrix of 12 memory cells 13, each of which consists of a storage element 14, elements 15 and 16, as well as a register 17 of written data, registers 18 of read data, inputs 19 and 20 of an address Records, inputs 21-24 read addresses. The device records data from register 17 into cells 13 selected by decoder 11 in accordance with the address code in register 10 recorded from inputs 19 and 20. The reading is carried out independently at several addresses written from inputs 21-24 into registers 7. At the same time The decoders 8 activate the corresponding memory locations 13, the data is written to the registers 18 and fed to the inputs of the device. The presence of block 2 and imager 5 ensures that data is recorded at the required address only in the absence of reading data at the same address. 4 il. i 00 with
Description
Изобретение относитс к вычислительной технике и может быть использовано дл буферной пам ти, а также может примен тьс в системах передачи информации,The invention relates to computing and can be used for buffer memory, and can also be used in information transfer systems.
Целью изобретени вл етс повышение быстродействи устройства.The aim of the invention is to improve the speed of the device.
На фиг. 1 изображена схема предлагаемого устройства; на фиг. 2 и 3 - две возможные модификации блока формирователей импульсов; на фиг. 4 - временные дитактовый импульс записи на одни входы соответствующей группы элементов И 15, на другие входы которых поступает входна FIG. 1 shows a diagram of the proposed device; in fig. 2 and 3 - two possible modifications of the pulse shaper unit; in fig. 4 - temporary ditact recording impulse to one input of the corresponding group of elements I 15, to the other inputs of which input is fed
информаци с регистра 17. С выходов эле- г ментов И 15 информаци переписываетс в соответствующие запоминающие элементы 14.information from the register 17. From the outputs of the elements And 15, the information is copied into the corresponding memory elements 14.
На выходах 28-31 дешифраторов 8 формируютс сигналы разрешени выборки, которые разрещают прохождение информацииAt outputs 28-31 of the decoders 8, sampling resolution signals are generated that enable the passage of information.
аграммы работы предлагаемого устройства. Ю соответствующей чейки 13 пам ти черезAgram of the proposed device. Yu of the corresponding memory cell 13 through
Предлагаемое устройство (фиг. 1) содержит блок 1 формирователей импульсов, блок 2 сравнени адресов (включающий, например, группы элементов ИСКЛЮЧАЮэлементы И 16 на соответствующие входы 37-42 регистров 18. Причем на выходах 28 и 29 устанавливаютс сигналы разрешени выборки по первому направлению, а на выЩЕЕ ИЛИ 3 и элемент ИЛИ 4), формиро- ,5 ходах 30 и 31 - сигналы разрешени выбор- ватель 5 импульсов, адресный блок 6 считывани , включающий регистры 7 адресов считывани и дещифраторы 8 адресов считывани , адресный блок 9 записи, включающий регистр 10 адресов записи, дешифраторThe proposed device (Fig. 1) contains a block 1 of pulse formers, a block 2 of address comparison (including, for example, a group of elements AND 16 EXECUTIVE elements on the corresponding inputs 37-42 of registers 18. Moreover, at the outputs 28 and 29, the sample enable signals in the first direction are set, and LEVEL OR 3 and the OR element 4), form-, 5 strokes 30 and 31 - enable signals selector 5 pulses, address block 6 of readout, including registers 7 of read addresses and decryptors 8 of read address, address block 9 of record, including register 10 addr Soviet records, the decoder
ки по п-.му направлению.ki in the n-th direction.
При циклической смене кодов адреса записи блок 1 формирователей импульсов (фиг. 2) формирует импульсные сигналы записи на выходе 25 по передним и заднимWhen cyclically changing the write address codes, the block 1 pulse shaper (Fig. 2) generates pulse recording signals at the output 25 on the front and rear
11 адресов записи, матрицу 12 чеек 13 пам - 20 фронтам младшего разр да кода адреса ти, кажда из которых включает запоминаю- записи, так как смена кода записи однознач- щий элемент 14, элемент И 15, элементы но св зана с передним и задним фронтами И 16, регистр 17 записываемых данных, регистры 18 считываемых данных направлемладшего разр да. Элемент 46 задержки необходим дл того, чтобы импульсный сигнал11 write addresses, a matrix of 12 cells 13 memory - 20 fronts of the lower bit of the address code, ti, each of which includes memories, because the change of the write code is one-digit element 14, element 15, elements are connected with front and rear fronts And 16, the register of 17 data to be written, the registers of 18 read data of the most significant bit. The delay element 46 is necessary in order for the pulse signal
НИИ выборки, входы 19 и 20 адреса записи, 25 записи на выходе 25 сформировалс послеResearch institutes for sampling, entries 19 and 20 of the write address, 25 entries at output 25 were formed after
входы 21-24 адресов считывани , вход 25 блока 1 формирователей импульсов, выход 26 блока 2 сравнени , выход 27 формировател 5 импульсов, выходы 28-31 дешифраторов 8 адресов считывани , выходы 32-33inputs 21-24 read addresses, input 25 of the pulse shaper unit 1, output 26 of the compare unit 2, output 27 of the driver of 5 pulses, outputs 28-31 of the decoders 8 read addresses, outputs 32-33
завершени переходных процессов на выходе 26, вызванных изменением кода адреса записи. Так как формирователь 48 импульсов формирует на своем выходе импульс по переднему фронту сигнала с выхода эледешифратора И адресов записи, выходы 30 мента 46 задержки, то дл получени им34-36 регистра 17 записываемых данных, входы 37-42 регистра 18 считываемых данных , информационные выходы 43-44 устройства и информационные входы 45 устройства . Блок 1 формирователей импульпульса по заднему фронту сигнал с выхода элемента 46 задержки поступает на вход второго формировател 48 импульсов через элемент НЕ 47.termination of transients at output 26 caused by a change in the address address code. Since the pulse shaper 48 generates a pulse at its output on the leading edge of the signal from the output of the de-encoder And the write addresses, the outputs 30 of the delay 46 ment, for getting 34-36 of the register 17 of the recorded data, the inputs 37-42 of the register 18 of the read data, the information outputs 43 -44 devices and information inputs 45 devices. Block 1 pulse shapers on the falling edge of the signal from the output of the delay element 46 is fed to the input of the second shaper 48 pulses through the element 47.
При произвольной смене кодов адресаWith an arbitrary change of address codes
сов содержит элемент 46 задержки, элемент 35 записи блок 1 формирователей импульсов НЕ 47, формирователи 48 импульсов и эле- (фиг. 3) содержит по два формировател 48sov contains a delay element 46, a recording element 35, the block 1 of the pulse shapers NOT 47, the pulse shapers 48 of the pulses and the element (Fig. 3) contain two shapers 48
импульсов на каждый разр д кода адреса записи, формирующих импульсный сигнал записи при изменении любого разр да кодаpulses for each bit of the write address code that form a write pulse signal when any code bit changes
мент ИЛИ 49.COP OR 49.
На входы 19 и 20 адресов записи устройства поступает код адреса одной из чеек 13At the inputs 19 and 20 addresses of the recording device receives the address code of one of the cells 13
пам ти, в которую производитс запись ин- дО адреса записи на входах 19 и 20.the memory into which the indo write address is written to the inputs 19 and 20.
формации. Причем на вход 19 поступает младщий разр д кода адреса, а на входformations. Moreover, the input 19 receives the younger digit of the address code, and the input
20- старший разр д. На входы 21 и 22 поступает код 1-го адреса, на входы 23 и 24 - код п-го адреса, причем на входы20-most significant bit. The inputs of the 21 and 22 receive the code of the 1st address, the inputs 23 and 24 - the code of the n-th address, and the inputs
21и 23 поступают младшие разр ды кода адреса опращиваемых чеек, а на входы 22 и 24 - старшие разр ды.21 and 23 receive the lower bits of the address code of the interrogated cells, and the inputs 22 and 24 receive the higher bits.
На выходе 25 блока 1 формирователей импульсов формируетс импульсный сигнал записи, поступающий на тактовый вход формировател 5 импульсов.At the output 25 of the pulse shaper unit 1, a write pulse signal is generated, which arrives at the clock input of the pulse shaper 5.
С выхода 26 блока 2 сравнени на вход формировател 5 импульсов поступает сигнал результата поразр дного сравнени кодов адреса записи с кодом адреса выбор45From the output 26 of the unit 2 of the comparison, the output signal of the one by one comparison of the write address codes with the address code of choice 45 is sent to the input of the imaging unit 5 pulses
5050
Устройство работает следующим образом .The device works as follows.
По фронту смен ющегос кода адреса записи на входах 19 и 20 устройства блок 1 формирователей импульсов формирует на выходе 25 импульсный сигнал записи, по переднему фронту которого формирователь 5 импульсов при наличии, разрешающего сигнала на выходе 26 блока 2 сравнени формирует тактовый импульс записи на выходе 27, по переднему фронту которого адресный блок 9 записи фор.мирует на одном из своих выходов (32 и 33) в зависимости от кода адреса записи на входах 19 и 20 устройства тактовый импульс записи, по переднему фронту которого через соответки . С выхода 27 формировател 5 импульсов 55 ствующие элементы И 15 в соответствующую на вход адресного блока 9 записи поступает чейку 13 пам ти переписываетс информаци с выходов 34-36 регистра 17 направлений записи. Таким образом, запись интактовый импульс записи. С выходов 32 и 33 адресного блока 9 записи поступаетOn the front of the changeable write address code at inputs 19 and 20 of the device unit 1, the pulse formers generates a write pulse signal at output 25, and at the leading edge of which the driver of 5 pulses, if present, has an enable signal at output 26 of comparison unit 2, generates a write clock pulse at output 27 , on the leading edge of which the addressable block 9 of the recording forms at one of its outputs (32 and 33), depending on the code of the write address on the inputs 19 and 20 of the device, a clock pulse of recording, on the leading edge of which is through matches. From the output 27 of the imaging unit 5 of the pulses 55, the current elements AND 15, to the corresponding input of the address block 9 of the recording enters the memory cell 13, the information from the outputs 34-36 of the recording direction register 17 is rewritten. Thus, recording intact recording pulse. With outputs 32 and 33 of the address block 9 entries come
тактовый импульс записи на одни входы соответствующей группы элементов И 15, на другие входы которых поступает входна a write clock pulse on one input of the corresponding group of elements I 15, on the other inputs of which the input is fed
информаци с регистра 17. С выходов эле- ментов И 15 информаци переписываетс в соответствующие запоминающие элементы 14.information from the register 17. From the outputs of the elements And 15, the information is copied into the corresponding memory elements 14.
На выходах 28-31 дешифраторов 8 формируютс сигналы разрешени выборки, которые разрещают прохождение информацииAt outputs 28-31 of the decoders 8, sampling resolution signals are generated that enable the passage of information.
соответствующей чейки 13 пам ти через corresponding cell 13 memory through
элементы И 16 на соответствующие входы 37-42 регистров 18. Причем на выходах 28 и 29 устанавливаютс сигналы разрешени выборки по первому направлению, а на выходах 30 и 31 - сигналы разрешени выбор- elements AND 16 to the corresponding inputs 37-42 of the registers 18. Moreover, at the outputs 28 and 29, the sample resolution signals in the first direction are set, and at the outputs 30 and 31 - the resolution signals are selected
фронтам младшего разр да кода адреса записи, так как смена кода записи однознач- но св зана с передним и задним фронтами the low-order fronts of the entry address code, since the change of the entry code is uniquely associated with the leading and trailing fronts
младшего разр да. Элемент 46 задержки необходим дл того, чтобы импульсный сигналyounger bit The delay element 46 is necessary in order for the pulse signal
записи на выходе 25 сформировалс после write output 25 formed after
завершени переходных процессов на выходе 26, вызванных изменением кода адреса записи. Так как формирователь 48 импульсов формирует на своем выходе импульс по переднему фронту сигнала с выхода эле мента 46 задержки, то дл получени им5termination of transients at output 26 caused by a change in the address address code. Since the pulse shaper 48 forms at its output a pulse at the leading edge of the signal from the output of delay element 46, to get it 5
00
Устройство работает следующим образом .The device works as follows.
По фронту смен ющегос кода адреса записи на входах 19 и 20 устройства блок 1 формирователей импульсов формирует на выходе 25 импульсный сигнал записи, по переднему фронту которого формирователь 5 импульсов при наличии, разрешающего сигнала на выходе 26 блока 2 сравнени формирует тактовый импульс записи на выходе 27, по переднему фронту которого адресный блок 9 записи фор.мирует на одном из своих выходов (32 и 33) в зависимости от кода адреса записи на входах 19 и 20 устройства тактовый импульс записи, по переднему фронту которого через соответ5 ствующие элементы И 15 в соответствующую чейку 13 пам ти переписываетс информаци с выходов 34-36 регистра 17 направлений записи. Таким образом, запись информации в чейку 1.3 пам ти происходит через врем Т, после смены кода адреса записи на входах 19 и 20 устройства. Врем Т, равн етс сумме задержек прохождени сигнала через устройства I, 5, 11, 15 и 14. При современной элементной базе врем Т составл ет доли микросекунды.On the front of the changeable write address code at inputs 19 and 20 of the device unit 1, the pulse formers generates a write pulse signal at output 25, and at the leading edge of which the driver of 5 pulses, if present, has an enable signal at output 26 of comparison unit 2, generates a write clock pulse at output 27 , on the leading edge of which the addressable block 9 of the recording forms on one of its outputs (32 and 33), depending on the code of the write address on the inputs 19 and 20 of the device, a clock pulse of recording, on the leading edge of which through the corresponding 5 st The elements AND 15 in the corresponding memory location 13 are rewritten information from the outputs 34-36 of the recording direction register 17. Thus, the recording of information in the memory cell 1.3 occurs after time T, after changing the code of the write address at the inputs 19 and 20 of the device. The time T is equal to the sum of the delays in the passage of the signal through the devices I, 5, 11, 15, and 14. With the modern element base, the time T is fractions of a microsecond.
При запрещающем сигнале на выходе 26 блока 2 сравнени формирователь 5 импульсов на выходе 27 не формирует тактовый импульс записи. Таким образом, запись новой информации в чейку 13 пам ти в момент времени, когда из нее производитс выборка, не происходит, и считывание ложной информации исключено.With the inhibit signal at the output 26 of the unit 2 of the comparison, the shaper 5 of the pulses at the output 27 does not generate a write clock pulse. Thus, the recording of new information in the memory cell 13 at the time when a sample is taken from it, does not occur, and the reading of false information is excluded.
Выборка информации осуществл етс независимо одна от другой по каждому из направлений . При этом дешифраторы 8 адреса считывани по кодам, наход щимс в регистрах 7, формируют сигналы на соответствующих выходах 28-31, по которым через элементы И 16 передаетс информа.ци из запоминающих элементов 14 матрицы 12 в регистры 18.The information is sampled independently of each other in each of the directions. In this case, the decoders 8 of the readout address, using the codes in registers 7, generate signals at the corresponding outputs 28-31, through which information 16 is transmitted from the storage elements 14 of the matrix 12 to the registers 18 through the elements 16.
На диаграммах (фиг. 4) позици ми 26 и 25 показаны состо ни соответствующих выходов, а позици ми 27-1 и 27-2 показаны возможные состо ни выхода 27 управл емого формировател 5 импульсов.In the diagrams (Fig. 4), positions 26 and 25 show the states of the respective outputs, and positions 27-1 and 27-2 show the possible states of the output 27 of the controlled pulse generator 5.
В момент времени tj-te; tg; t, устрой- ство функционирует в соответствии с описанным алгоритмом. В некоторых случа х на входах управл емого формировател 5 импульсов возникает «состо ние импульсов, в результате чего возможны 4 ситуации (моменты времени t,, tj, t, и t).At time tj-te; tg; t, the device operates in accordance with the described algorithm. In some cases, a pulse state occurs at the inputs of a controlled pulse shaper 5, resulting in 4 situations possible (times t ,, tj, t, and t).
Устанавливаютс несовпадающие коды адресов записи и выборки и управл емый формирователь 5 импульсов формирует тактовый импульс записи (моменты времени t, и tj). Состо ние выхода 27 соответствует диаграмме 27-1. Операции записи и выборки осуществл ютс относительно разных чеек 13 пам ти.The mismatched write and sample address codes are set and the pulse generator 5 to be controlled generates a write clock pulse (times t, and tj). The output state 27 corresponds to diagram 27-1. Recording and sampling operations are carried out with respect to the different memory cells 13.
Устанавливаютс несовпадающие коды адресов записи и выборки, и управл емый формирователь 5 импульсов формирует тактовый импульс записи (момент времени t, и t). Состо ние выхода 27 соответствует диаграмме 27-2. Происходит потер информации , котора должна быть записана в данную чейку 13 пам ти.Mismatched write and sample address codes are set, and the controlled pulse generator 5 generates a write clock (time t, and t). The output state 27 corresponds to diagram 27-2. There is a loss of information that must be recorded in this cell 13 of the memory.
Устанавливают совпадающие коды адресов записи и выборки и управл емый формирователь 5 импульсов не формирует тактовый импульс записи (моменты времени t и tj). Состо ние выхода 27 соответствует диаграмме 27-1. Запись информации в чейку 13 пам ти, из которой производитс выборка, не происходит.Set the matching address and sample address codes and the controlled pulse generator 5 does not generate a write clock (times t and tj). The output state 27 corresponds to diagram 27-1. Information is not recorded in cell 13 of the memory from which sampling is made.
Устанавливаютс совпадающие коды адресов записи и выборки и управл емый формирователь 5 импульсов формирует тактовый импульс записи (моменты времени t, и tj). Состо ние выхода 27 соответствуетMatching write and sample address codes are set and the pulse generator 5 to be controlled generates a write clock pulse (times t, and tj). Output state 27 corresponds to
диаграмме 27-2. Так как вновь записанна информаци устанавливаетс на выходах 43 и 44 устройства через врем Т после смены кода адреса записи (врем Т равно суммарной задержке прохождени сигнала через устройства 1, 5, 11, 14, 15, 16 и 18), то выборка ложной информации будет исключена , если считывание информации с. выходов 43 и 44 устройства будет производитс после смены адреса выборки через врем , 0 больщее Tj.Figure 27-2. Since the newly recorded information is set at the outputs 43 and 44 of the device through time T after changing the code of the write address (time T is equal to the total delay of the signal passing through devices 1, 5, 11, 14, 15, 16 and 18), the sample of false information will be excluded if the reading of information with. the device outputs 43 and 44 will be performed after changing the sampling address after a time greater than 0 Tj.
Рассмотрим наихудщий случай с точки зрени надежной выборки информации. Така ситуаци возникает в моменты време ни ty и tg, когда почти одновременно устанавливаютс одинаковые коды адресов записи и выборки и из-за «сост зани сигналов управл емый формирователь 5 импульсов формирует тактовый импульс записи (диаграмма 27-2). Так как запись информацииConsider the worst case in terms of reliable sampling of information. Such a situation occurs at times t and tg, when the same write and sample address codes are set almost simultaneously and because of the signal status, the controlled impulse generator 5 generates a write clock (chart 27-2). Since the recording of information
0 происходит по переднему фронту тактового импульса записи, то через врем Т после установлени кода адреса записи с выходов 43 и 44 устройства возможна надежна выборка информации из чейки пам ти, в которую производитс запись. Из-за ограниченного быстродействи электронных схем в любом устройстве пам ти, в том числе и прототипе, необходима така задержка между записью и выборкой, т. е. устройство обеспечивает надежное функционирование0 occurs on the leading edge of the write clock pulse, then through time T after setting the write address code from the device outputs 43 and 44, reliable information can be retrieved from the memory location to which the recording is made. Due to the limited speed of electronic circuits in any memory device, including the prototype, such a delay between recording and sampling is necessary, i.e. the device ensures reliable operation
0 при максимальном быстродействии. Потери записываемой информации, возможные в моменты времени t, и t (диаграмма 27-2) и tv и tj (диаграмма 27-1) крайне редки и ими можно пренебречь. Основные потери записываемой информации происход т в0 at maximum speed. The losses of the recorded information, possible at the moments of time t, and t (diagram 27-2) and tv and tj (diagram 27-1) are extremely rare and can be neglected. The main loss of recorded information occurs in
5 моменты времени ty и tg (диаграммы 27-1 и 27-2).5 times t and tg (Figures 27-1 and 27-2).
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864029167A SU1310899A1 (en) | 1986-02-25 | 1986-02-25 | Storage with simul taneous reading of several layers |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864029167A SU1310899A1 (en) | 1986-02-25 | 1986-02-25 | Storage with simul taneous reading of several layers |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1310899A1 true SU1310899A1 (en) | 1987-05-15 |
Family
ID=21223432
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864029167A SU1310899A1 (en) | 1986-02-25 | 1986-02-25 | Storage with simul taneous reading of several layers |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1310899A1 (en) |
-
1986
- 1986-02-25 SU SU864029167A patent/SU1310899A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 752468, кл. G 11 С 11/00, 1978. Авторское свидетельство СССР № 970464, кл. G 11 С 11/00, 1981. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4899316A (en) | Semiconductor memory device having serial writing scheme | |
JP2740063B2 (en) | Semiconductor storage device | |
KR950004854B1 (en) | Semiconductor memory device | |
JP3317187B2 (en) | Semiconductor storage device | |
US4130900A (en) | Memory with common read/write data line and write-in latch circuit | |
US4961169A (en) | Method of and apparatus for generating variable time delay | |
GB2152777A (en) | Semiconductor memory | |
KR970017676A (en) | Method and device for reading nonvolatile semiconductor memory | |
KR930024012A (en) | Semiconductor memory | |
US5274596A (en) | Dynamic semiconductor memory device having simultaneous operation of adjacent blocks | |
US3801964A (en) | Semiconductor memory with address decoding | |
US4811305A (en) | Semiconductor memory having high-speed serial access scheme | |
GB1519985A (en) | Computer momories | |
US5379263A (en) | Semiconductor memory device which can provide required data flexibly under simplified control and operating method therefor | |
GB2091008A (en) | A semiconductor memory | |
EP0048810B1 (en) | Recirculating loop memory array with a shift register buffer | |
KR930017025A (en) | Multiserial Access Memory | |
US5410512A (en) | Semiconductor memory device | |
JPH0642313B2 (en) | Semiconductor memory | |
GB1334307A (en) | Monolithic memory system | |
US4386421A (en) | Memory device | |
SU1310899A1 (en) | Storage with simul taneous reading of several layers | |
US4841567A (en) | Memory device | |
GB2095442A (en) | Refreshing dynamic MOS memories | |
SU1226473A1 (en) | Interface for linking information source with information receiver |