SU1223331A1

SU1223331A1 - Цифровой фазочастотный компаратор

Info

Publication number: SU1223331A1
Application number: SU843740569A
Authority: SU
Inventors: Александр Александрович Лапатский; Борис Никифорович Порохнявый
Priority date: 1984-04-02
Filing date: 1984-04-02
Publication date: 1986-04-07

Abstract

Изобретение может использоватьс в радиотехнических устройствах контрол частоты и фазы импульсных , последовательностей. Цель изобрете- ни - повышение точности. Устройство содержит элемент НЕ 1 , два счетчика (С) 2,3, элемент ИЛИ-НЕ 4- и два би- стабильных элемента (БЭ) 5, 6. Если контролируема частота f и опорна частота f равны и совпадают по фазе, то сигналы с уровнем логич . 1 на выходах С 2 и 3 по вл ютс одновременно, что приводит к смене уровн сигнала на выходе элемента ИЛИ-НЕ 4. на уровень логич. 0 и к переключению БЭ 6. На инверсном выходе последнего по вл етс сигнал с уровнем логич. 1, устанавливающий С 2 и 3 в исходное состо ние, на выходах которых происходит смена сигнала от уровн логич. к уровню О , в св зи с чем БЭ 5 переклю- чаетс в противоположное состо ние |и на этом заканчиваетс первый цикл контрол .Следующий цикл начинаетс в момент очередного после сброса С 2 и 3 периода опорных импульсов и также заканчиваетс переключением БЭ 5, т. о. на выходе устройства устанавливаютс импульсы со скважностью типа меандр. Если f меньше (больше) f, или фаза контролируемого сигнала отстает (опережает) от фазы опорного сигнала, то на выходе устройства устанавливаетс сигнал с уровнем логич. 1 (О). 1 ил.

Description

Изобретение относитс к радиотехнике и может использоватьс в радиотехнических устройствах контрол частоты и фазы импульсных последовательностей .

Цель изобретени - повышение точности цифрового фазочастотного компаратора.

На чертеже приведена функцио- нальна электрическа схема цифрового фазочастотного компаратора.

Предлагаемый компаратор содержит элемент НЕ I, первый 2 и второй 3 счетчики, элемент ИЛИ-НЕ 4, первый 5 и второй 6 бистабильные элементы, В качестве бистабильных элементов могут использоватьс , например, I-K- триггеры с динамическими входами I и К.

Цифровой фазочастотный компаратор работает следующим образом.

Контролируема .последовательность, импульсов с частотой f поступает на счетньй вход второго счетчика 3, который вл етс вторым входом цифрового фазочастотного компаратора. На счетный вход первого счетчика 2 поступает опорна последовательность импульсов с частотой и скважностью Q 2..

В исходном состо нии на инверсном входе второго бистабильного элемен- та 6 присутствует уровень логической единицы, который по входам сброса удерживает счетчики 2 и 3 в исходном состо нии. Очередной импульс опорной частоты t переключает второй бистабильньш элемент 6 в единичное состо ние. При этом снимаетс сигнал сброса с входов счетчиков 2 и 3. В св зи с этим начало счета импульсов обоими счетчиками 2 и 3, т.е. начало контрол , совпадает с моментом начала периода опорных сигналов .

Если частоты f и f равны и-совпадают по фазе, то сигналы с уровнем логической единищл на выходах счетчиков 2 и 3 по вл ютс одновременно. Это приводит к смене уровн сигнала на выходе элемента ИПИ-НЕ на уровень логического О и переключению второго бистабильноро элемента 6. На его инверсном выходе устанавливаетс сигнал с уровнем логической 1, в св зи с чем счетчики 2 и 3 уста- лавливаютс в исходное состо ние. На выходах счетчиков 2 и 3 происхо

5

дит смена сигнала от уровн логической 1 к уровню О. В св зи с этим первый бистабильный элемент 5 переключаетс в противоположное сос- то ние. На этом заканчиваетс первый цикл контрол . Следующий цикл контрол начинаетс в момент очередного сброса счетчиков 2 и 3 периода опорных импульсов и также заканчиваетс переключением первого бистабильного элемента 5.

Таким образом, если частоты i и fj равны и фазовый сдвиг контролируемых импульсов отсутствует, то , на выходе цифрового фазочастотного компаратора устанавливаютс импульсы со скважностью Q 2 типа меандр.

Если контролируема частота fg ниже опорной f( или фаза контролируемого сигнала отстает от фазы опорного сигнала, то на выходе цифрового фазочастотного компаратора устанавливаетс сигнал с уровнем логической 1. Это вызвано тем, что после заполнени первого счетчика 2 счетчики 2 и 3 устанавливаютс в исходное состо ние и переключающие первый бистабильный элемент 5 импульсы поступают только на его первый вход. В-случае, когда контролируема частота f больше опорной fj или фаза .контролируемого сигнала опережает фазу опорного, переключающие первый бистабильный элемент 5 им5 пульсы поступают только на второй его вход и на выходе цифрового фазочастотного компаратора устанавливаетс сигнал с уровнем логического О.

0

Claims

Формула изобретени

Цифровой фазочастотный компаратор ,, содержащий первый и второй

$ счетчики, входы сброса которых объединены , элемент НЕ и первьш бистабильный элемент, выход которого вл етс выходом цифрового фазочастотного компаратора, отличаю0 щ и и с тем, что, с целью повышени точности, в него введень второй бистабильный элемент и элемент ИЛИ-НЕ, причем счетный вход первого счетчика объединен с входом элемента

5 НЕ и вл етс первым входом цифрового фазочастотного компаратора, выход первого счетчика соединен с первым входом первого бистабильного

0

3 1223331Л

элемента и первым входом элементакоторого соединен с выходом элементаИЛИ-НЕ , выход второго счетчика со-НЕ, а инверсный выход соединен с

единен с вторым входом первого би-входами сброса первого и второго

стабильного элемента и вторым входомсчетчиков, причем счетный вход втоэлемента ИЛИ-НЕ, выход которого со- рого счетчика вл етс BTop№ вхоединен с первым входом второго би-дом цифрового фазочастотного компарастабильного элемента, второй вход тора.