SU1215048A1 - Устройство дл задани сдвига фаз - Google Patents

Abstract

Изобретение относитс  к области приборостроени  и может быть использовано в преобразовател х сдвига фаз в код, в многофазных источниках питани  и в измерительных устройствах дл  формировани  сигналов с калиброванным фазовым сдвигом. Целью изобретени   вл етс  повышение точности задани  сдвига фаз, котора  достигаетс  за счет исключени  по- трешности, св занной с неидентичностью характеристик каналов и дискD ретностью задани  фазового сдвига. Устройство содержит генератор 1 импульсов , последовательно соединенные делитель 2 частоты, усилители 3 и 7 мощности, фильтры 4 и 8, компараторы 5 и 9, делитель 6 частоты. Выходы компараторов 5 и 9 подключены к дешифратору 10, один выход которого подключен к одному входу логического элемента (ЛЭ) ИЖ 11 , а другой выход - к одному входу ЛЭ И 12, выход которого подключен к другому входу ЛЭ 11 и через инвертор 13 - к одному входу ЛЭ И 14. Другой вход зтого ЛЭ, счетный вход делител  2 и один шход ЛЭ И 15 соединены с выходом генератора 1. Выход ЛЭ 11 подключен к другому входу ЛЭ 15, выход которого подключен к счетному входу счетчика 16. Выход счетчика подключен к единичному входу триггера 17. Выход делител  2 через формирователь 18 подключен к старшим разр дам делител  6, выход которого подключен к формирователю 19, 1 ип. 10) ГО ел о 4i 00

Description

1

Изобретение относитс  к приборостроению и может быть использовано в преобразовател х сдвига фазы в ко в многофазных источниках питани  и Измерительных: устройствах дл  формировани  йигналов с калиброванным фазовъш сдвигом.

Цель изобретени  - повышение, точности задани  сдвига фаз, за счет исключени  погрешности, св занной с неидентичностью характеристик каналов и дискретностью задани  фазового сдвига.

На чертеже изображена структур- на  схема устройства.

Преобразователь содержит генератор 1 импульсов, последовательно соединенные делитель 2 частоты, усилитель 3 мощности, фильтр 4 и компаратор 5, последовательно соединенные делитель 6 частоты, усилитель 7 мощности, фильтр 8 и компаратор 9, выходы компараторов 5 и 9 подключены к дешифратору Ю, один выход дешифратора 10 подключен к одному входу элемента ИЛИ 11, а другой выход подключен к одному входу первого элемента И 12, выход которого подключен к другому входу элемента ИЛИ 11 и через инвертор 13 - к одному входу второго элемента И 14, другой вход элемента И 14, счетный вход делител  2 и один вход третьего элемента И 15 соединены с выходом генератора 1, выход элемента И 14 подключен к счетному ВХОДУ делител  6, выход элемента ИЛИ 11 подключен к другому входу элемента И 15, выход которого подключен к счетному входу счетчика 16, выход которого подключен к единичному входу триггера 17, выход делител  2 частоты через формирователь 18 подключен к старшим разр дам первому и второму ) делител  6, выход которого подключен к формирователю 19, пр мо выход триггера 17, выход формировател  19 и выходы разр дов счетчика 16 подключен к блоку 20 элементов И выходы которого подключены к установочным входам младших (остальных разр дов делител  6, выход формировател  19 через элемент 21 задержки подключен к установочным входам счетчика 16 и к нулевому входу триггера 17, инверсный выход которого подключен к другому входу элемента И 12.

15048

Рассмотрим работу устройства при- формировании двух ортогональных сигналов.

На выходе генератора 1 вырабатыJ ваетс  непрерьшна  последовательность импульсов, котора  пос-тупает на вход делител  2 и через открытый элемент 14 - на вход делител  6. В установившемс  режиме на выхоtO Де делител  6 формируетс  низкочастотный пр моугольный сигнал, задер- жанньй по фазе, на 90 относительно аналогичного выходного сигнала делител  2. После усилени  по мощ15 ности эти сигналы поступают на

фильтры 4 и 8, где вьщел ютс  пер- , вые гармонические составл ющие, поступающие на выходы устройства. Компараторы 5 и 9 формируют из вы2Q ходных сигналов фильтров 4 и 8 пр моугольные сигналы (например, путем усилени  и ограничени ), поступающие на дешифратор 10. Когда на выходе компаратора 5 будет единичный

25 уровень, а на выходе компаратора 9 нулевой, на первом выходе дешифратора 10 формируетс  единичный уровень который через элемент ИЛИ 11 посту- пает на вход элемента И 15,разреша  прохождение импульсов генератора 1 на вход счетчика 16, емкост,ь которого равна числу импульсов заполнени  фазового сдвига Т/4 между выходными сигналами устройства, где Т - пери од выходных сигналов.

35

Импульсы переполнени  счетчика 16 устанавливает триггер 17 , подготавлива  блок 20 дл  передачи кода счетчика 16 на установочные

входы младших разр дов делител  6. К этому времени элемент И 15 закрываетс , и все разр ды счетчика 16 остаютс  в состо нии О. По импульсу переполнени  делител  6,

сформированному в формирователе (дифференцирующем элементе) 19, выходной код счетчика 16, состо щий из нулей, и единица триггера 17 поступают на установочные входы

50 младших разр дов делител  6. Старшие два разр да делител  6 устанавливаютс  в единицы выходным сигналом формировател  18 в момент, отсто щий на Т/4 от нулевого состо 55 ни  делител  2. Этот момент определ етс  по выходному коду делител  2 в дешифраторе, вход щем в форми- рователь 18.

30

3

Если в результате погрешностей фильтров 4 и 8 фактический сдвиг по фазе между выходными сигналами устройства превьшает заданный, то после переполнени  счетчик 16 продолжает счет импульсов.В конце счета в счетчике 16 будет зафиксирован код превьшени  фактического фазового сдвига относительно заданного.Выход ным импульсом делител  6,сформированным в формирователе 19,этот код и единица триггера 17 переписываютс  в младшие -разр ды делител  6. В результате следуюпщй импульс переполнени  делител  6 будет сформирован раньше на величину кода, полученного в счетчике 16 в конце предыдущего цикла, фаза выходного сигнала фильтра 8 сдвинетс  вперед и компенсирует имевшуюс  погрешность фазового сдвига.

Если фактический сдвиг по фазе между выходными сигналами меньше заданного 90, то после окончани  единичного уровн  на первом выходе дешифратора 10 по вл етс  единичный уровень на втором выходе дешифратора 10 (на выходах компараторов 5 и 9 единичные уровни). Поскольку при этом счетчик 16 не заполнен, то триггер 17 находитс  в нулевом состо нии ,элемент 12 открываетс , а элемент 14 закрьтаетс ; На выходе элемента И 11 сохран етс  единичный уровень, поддерживаниций - открытым элемент 15 до переполнени  счетчика 16. Когда триггер 17 устанавливаетс  в 1, закрываютс  элементы 12 и 15, открываетс  элемент 14. В результате в следзпощем цикле .сигнал фильтра 8 будет задержан по фазе на вы вленную в предьщущем цикле величину погрешности, т.е. заданный фазовый сдвиг между выходными сигналами устройства восстанавливаетс  .

Установка счетчика 16 и триггера 1 7 в нулевое состо ние производитс  выходным импульсом формировател  19, задержанным элементом 21 на врем  опроса состо ний счетчика 16 и триггера I7.

Погрешность задани  фаз в предлагаемом устройстве определ етс  погрешностью неидентичности компараторов 5 и 9 и погрешностью дискретности 2 и / 2 , где k - число разр дов делител  2 (6}, что значительно мень ше погрешности иеидентичности фипьт2150484

ров 4 и 8.Следовательно, точность предлагаемого устройства повышаетс .

Claims (1)

1. с Формула изобретени 

   5

   0

   5

   Устройство дл  задани  сдвига фаз, содержащее первый и второй делители частоты, генератор импульсов, подключенный к счетному входу первого дел/ител  частоты, один выход которого подключен к первому формирователю , выходы старших разр дов первого и второго делителей частоты через первый и второй усилители мощности подключены к первому и второму фильтрам соответственно, отличающеес  тем, что, с целью повьш1ени  точности задани  сдвига фаз, в него введены счетчик, триггер , дешифратор, первый и второй компараторы, первый, второй и третий элементы И, блок элементов И, инвертор, элемент ИЛИ, элемент задержки и второй формирователь, выходы первого и второго фильтров через первый и второй компараторы соответственио подключены к дешифратору , один выход дешифратора подключен к первому входу элемента ИЛИ а другой его выход подключен к первому входу первого элемента И, выход которого подключен к второму входу элемента ИЛИ и через инвертор - к первому входу второго элемента И, второй вход которого соединен с выходом генератора импульсов , а выход подключен к входу второго делител  частоты, выход элемента ИЛИ подключен к первому входу третьего элемента И, второй вход которого соединен с выходом генератора импульсов, а выход подцслючен к счетному входу счетчика, выход которого подключен к единичному входу триггера, выход второго делител  час- . тоты подключен к второму формирователю , пр мой выход триггера, выход второго формировател  и выходы счетчика подключены к трем входам блока элементов И, выход которого подключен к устаиовочиым входам младших разр дов второго делител  частоты, выход первого формировател  подключен к установочным входам старших разр дов второго делител  частоты, а выход второго формировател  подключен через элемент задержки к установочным входам счетчика

   0

   5

   0

   5

   0

   5

   S1215048в

   и к нулевому входу триггера , чей к второму входу первого инверсный выход которого подклю- эх1емента. И.