SU1198461A1 - Programmed control device - Google Patents
Programmed control device Download PDFInfo
- Publication number
- SU1198461A1 SU1198461A1 SU843755421A SU3755421A SU1198461A1 SU 1198461 A1 SU1198461 A1 SU 1198461A1 SU 843755421 A SU843755421 A SU 843755421A SU 3755421 A SU3755421 A SU 3755421A SU 1198461 A1 SU1198461 A1 SU 1198461A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- control
- unit
- information
- Prior art date
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
- Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]
Landscapes
- Selective Calling Equipment (AREA)
Abstract
УСТРОЙСТВО ДЛЯ ПРОГРАММНОГО УПРАВЛЕНИЯ, содержащее пульт, св занный выходом с управл ющим входом блока ввода информа1Ц1и и первыми управл ющими входами коммутатора, блока задани режима и блока синхронизации , подключенного первым информационным входом к управл ющему входу устройства, дешифратор, св занный с информационным входом блока ввода информации, вторым информационным входом блока синхронизации , информационным входом блока задани режима и первь1м информационным .входом первого регистра, а также три блока сравнени , подключенных выходами соответственно к второму, третьему и четвертому управл ющим блока задани режима, отличающеес тем, что, с целью повышени производительности устройства , в него введены второй регистр, элемент И, два счетчика импульсов и блок пам ти, подключенный информационным входом к информационному выходу блока ввода информации, адресным входом - к выходу первого счетчика импульсов и первому информационному входу второго регистра, первым управл ющим входом - к выходу коммутатора и первому управл ющему входу первого счетчика, BTopbiM управл ющим входом - выходу пульта, а выходом - к входу дешифратора и второму информационному входу первого регистра, соединенного управл ющим входом с управл ющими входами второго счетчика и второго регистра, первым выходом блока хронизации, п тым управл ющим входом (Л блока задани режима и вторыми управл ющими входами коммутатора и первого счетчика. Подключенного информационным входом к первым информационным входам трех блоков сравнени . и выходу второго регистра, соединен ного вторым информационным входом (;О с вторыми информационными входами второго и третьего блоков сравнени 00 с информационной шиной устройства и ВЫХОДОМ первого регистра, св занноо: го первым информационным входом с первым входом элемента И, подключенного вторым входом к выходу блока задани режима и второму управл ющему входу блока синхрйнизации, а выходом - к разрещающим входам трех блоков сравнени , причем синхровыход блока ввода информации подключен к информационному входу коммутатора , выход первого блока сравнени подключен к третьему управл ющему входу блока синхронизации, св занного вторым выходом с управл ющим выходом устройства, а четSOFTWARE CONTROL DEVICE, containing a remote control connected to the control input of the information input unit and the first control inputs of the switch, mode setting unit and synchronization unit connected to the control input of the device, the descrambler associated with the information input of the unit information input, the second information input of the synchronization block, the information input of the mode setting block and the first information input of the first register, as well as three comparison blocks, according to The connected outputs to the second, third, and fourth control unit of the mode setting, characterized in that, in order to improve the performance of the device, a second register, an And element, two pulse counters and a memory block connected by the information input to the information output of the block are entered into it input information, the address input to the output of the first pulse counter and the first information input of the second register, the first control input to the output of the switch and the first control input of the first count The BTopbiM control input is the output of the console, and the output is connected to the input of the decoder and the second information input of the first register connected by the control input to the control inputs of the second counter and the second register, the first output of the synchronization unit, the 5th control input (L setting the mode and the second control inputs of the switch and the first counter. Connected by the information input to the first information inputs of the three comparison units. and the output of the second register connected by the second information input (; O with the second information inputs of the second and third blocks of comparison 00 with the device data bus and the OUTPUT of the first register connected: the first information input with the first input of the AND element connected with the second input to the output the mode setting unit and the second control input of the synchronization unit, and the output - to the enabling inputs of the three comparison units, the synchronization output of the information input unit is connected to the information input of the switch, Exit first comparing block connected to the third control input sync block associated with the second output of the control output of the apparatus, and Odd
Description
вертым. управл ющим входом - с выхо дом второго блока сравнени и счетным входом второго счетчикаtwirling. control input - with the output of the second comparison unit and the counting input of the second counter
198461198461
импульсов, подключенного выходом к второму информационному входу первого блока сравнени .pulses connected by the output to the second information input of the first comparison unit.
гЛ GL
, Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл программного управлени технологическим оборудованием , например сверлильньми станками, автоматами укладки радиокомпонентов на печатные платы, станками ,дл прошивки посто нных запоминающих устройств.The invention relates to automation and computer technology and can be used for software control of process equipment, for example, drilling machines, automatic devices for placing radio components on printed circuit boards, machines for flashing permanent memory devices.
Цель изобретени - повышение производительности работы устройства.The purpose of the invention is to improve the performance of the device.
На фиг. 1 представлена схема устройства дл программного управлени ; на фиг. 2 - схема блока синхронизации} на фиг. 3 - схема блока задани режима.FIG. 1 shows a diagram of a device for software control; in fig. 2 is a diagram of a synchronization unit} in FIG. 3 is a block diagram of the mode setting.
Устройство содержит пульт 1, блок 2 ввода информации, блок 3 пам ти, коммутатор 4, блок 5 синхронизации , блок 6 задани режима, дешифратор 7, первый 8 счетчик импульсов (счетчик адреса), первьй 9 регистр (регистр подготовки информации ), элемент И 10, первый 11, второй 12 и третий 13 блоки сравнени , второй 14 регистр (регистр подпрограмм), второй 15 счетчик импульсов (счетчик циклов), управл ющий вход 16 устройства, управл ющий выход 17 устройства и информационную шину 18.The device contains a remote control 1, information input block 2, memory block 3, switch 4, synchronization block 5, mode setting block 6, decoder 7, first 8 pulse counter (address counter), first 9 register (information preparation register), AND element 10, the first 11, the second 12 and the third 13 comparison blocks, the second 14 register (subroutine register), the second 15 pulse counter (cycle counter), the control input 16 of the device, the control output 17 of the device, and the information bus 18.
Блок 5 синхронизации (фиг.2) имеет генератор 19 импульсов, триггер 20, узел 21 формировани разрешающего , сигнала, первый 22,,второй 23, третий 24, четвертьй 25, п тый 26 и шестой 27 формирователи коротких импульсов, второй 28 и третий 29 элементы И, первый логический узел 30 и четвертые элементы И 31.The synchronization unit 5 (FIG. 2) has a pulse generator 19, a trigger 20, a resolution shaping unit 21, a first 22, a second 23, a third 24, a quarter 25, a fifth of 26, and a sixth 27 short pulse drivers, a second 28 and a third 29 And elements, the first logical node 30 and the fourth elements And 31.
Блок 6 задани режима (фиг.З) содержит второй логический узел 32 второй триггер 33, третийлогический узел 34,третий триггер35, п тыйэлемент И 36 и четвертый триггер 37.The mode setting unit 6 (FIG. 3) contains the second logical node 32, the second trigger 33, the third logic node 34, the third trigger 35, the fifth element 36 and the fourth trigger 37.
В таблице представлены сигналы, используемые при описании блоков устройства.The table shows the signals used in the description of the device blocks.
Сигналы блоков устройстваDevice block signals
Запуск Launch
3 5 6 3 То же3 5 6 3 Same
11eleven
Информационный сигналInformation signal
Синхронизирующий сигнал Clock signal
Стробируюпщй сигналStrobe signal
Стробирующий сигналStrobe signal
Стробирующий импульс записи адресаAddress strobe pulse
Импульс сброса счетчика адресаImpulse reset address counter
Стробйрующий сигналStrobe signal
1414
То жеAlso
)t) t
1515
3119846131198461
Продолжение таблицыTable continuation
Готовность Readiness
6 исполнительных механизмов к приему команд6 actuators to receive commands
СтробируюИспол7Strobe I Use 7
V щий сигнал нительзанесени ные мекоманд в,исханизмы полнительные механизмыV ischu signal nuklemenensennye mekomand in, ishanizm additional mechanisms
Сигнал отрап ботки подпрограммDump signal processing routines
10 510 5
То жеAlso
Запускающий сигналTrigger signal
Разрешение выдачи сигналов с выхода 17Allow output signals from output 17
Конец программыEnd of the program
6 56 5
Сигнал числовой информацииNumeric information signal
Начало программыBeginning of the program
Отработка подпрограммы Test subroutine
Продолжение таблицыTable continuation
МеткаTag
5five
66
10ten
Адрес испол5 нительного механизмаThe address of the operating mechanism
Конец отра1 ботки подпрограммыEnd of subprogram processing
66
Конец под5 программыEnd of sub5 program
66
1515
Начало под6Start sub6
33
W программыW programs
Блок 3 пам ти выполнен на микросхемах К565РУ2 и имеет байтовый формат . Считываема информаци буферируетс с помощью регистра. Имеетс .возможность наращивани емкости пам ти модул ции по 1кбайт.Memory block 3 is implemented on K565RU2 microcircuits and has a byte format. Readable information is buffered using a register. There is an opportunity to increase the memory capacity of 1kb modulation.
Коммутатор 4 представл ет собой логическую схему 2-2И-2ШШ-НЕ и набор формирователей коротких импульсов, формирующих стробирующиеSwitch 4 is a 2-2I-2ShSh-NES logic and a set of short pulse shapers that form gates
сигналы дл блока 3 пам ти и счетчика 8 адреса.signals for memory block 3 and address counter 8.
Дешифратор 7 выполнен на схемах И-НЕ и инверторах входных и выходных сигналов.The decoder 7 is made on the schemes AND-NOT and inverters input and output signals.
В качестве сч.етчика 8 используетс двоичный реверсивный счетчик в следующих режимах: Сброс, Занесение информации, Счет в пр мо направлении. Регистр 9 подготовки информации реализован на сдвиговых регист рах. Дл обеспечени очистки регис ра применена схема управлени режи мом работы, реализующа функцию ИЛИ-НЕ. Изменение режима работы регистра 9 происходит при поступле нии из дешифратора 7 сигналов по лини м g, h, i, j. Блок 5 синхронизации содержит генератор 19 импульсов, выход кото рого св зан с первым входом тригге 20, второй вход которого св зан с выходом узла 21 формировани раз решающего сигнала. На его входы поступают сигналы е блока 6 задани режима, сигналы f, g, h, i, дешифратора 7 и сигналы k готовнос исполнительных механизмов к приему команд. Сигнал i триггера 20 посту пает на вход коммутатора 4 и форми рователь 22, с выхода которой сигн m поступает на регистр 9 подготовк информации и формирователь 23. Выход формировател 23 соединен с входом формировател 24 и первым входом элемента И 28, второй, третий , четвертый и п тый входы которого соединены по лини м п с блоком 6 задани режима, о - с блоком 12 сравнени , р - с блоком 13 сравнени и i - с дешифратором 7. Выход q элемента И28 св зан со счетчиком 8 адреса. Выт ход формировател 24 св зан с входом формировател коротких импульсов 25 и по линии г с блоком 6 задани режима. Вькод формировател 25соединен с входами формировател 26и первым входом элемента И 29, второй вход которой соединен с BTopbtM входом элемента И 28, а третий, по линии е - с блоком 6 задани режима. Выход элемента И 29 по линии S св зан с регистром 14 подпрограмм и счетчиком 15 циклов. Выход формировател 26 соединен с первьм входом логического узла 30, второй, третий, четвертый входы которого соединены соответственно с вторым, третьим и четвертым входами элемента И28, а шестой и седь мой по лини м h, i - с дешифратором 7. П тый вход узла 30 по линии t св зан с блоком 6 задани режима а выход по линии и - со счетчиком адреса 8. Вход формировател 27 св зан с выходом формировател 26, а выход - с первыми входами элементов И 31, вторые входы которых по линии е соединены с блоком 6, а третьи по лини м j - с дешифратором 7. Выходы V элементов И 31 св заны с исполнительными механизмами. Узел формировани разрешающего сигнала 21 реализован с помощью микросхемы К155ЛРЗ с расширением по ИЛИ на микросхемах К155ЛДЗ. Логическа функци узла 21 формировани разрешающего сигнала представл етс следующим образом: P BveA lv uhviVj A|((K,Ak.jj...,) . где j , сигнал дешифратора и соответствующий ему сигнал готовности исполнительного механизма. Логическое выражение в круглых скобках задаетс с помощью программирующих колодок. Логический узел 30 реализует функцию U (nAOApAi1vtv(2;Ah)j (2) где Z - сигнал с формировател 26 коротких импульсов. Период колебаний генератора 19 выбираетс таким образом, чтобы длительность полупериода колебаний на выходе триггера 20 обеспечивала надежное срабатьшание коммутатора 4, управл ющего блоком 3 пам ти. Длительность импульсов, вьфабатываемых Формировател ми в сумме должна быть меньше длительности полупериода колебаний, поступакндих с триггера 20 дл обеспечени формировани управл ющих сигналов по каждому коду, считьшаемому из блока 3 пам ти . Логический узел 32 блока 6 задани режима реализует логическую функцию: «P.AnvW.(3) Логический узел 34 блока 6 задани режима реализует логическую функцию Р2. Ьуолрл; (4) триггеры 32 и 35 реализованы на 1К-триггерах, триггер 37 вл етс RS-триггером.As the scorer 8, a binary reversible counter is used in the following modes: Reset, Entering information, Counting in the right direction. Register 9 of information preparation is implemented on shift registers. In order to ensure the cleaning of the register, the operating mode control scheme that implements the OR-NOT function has been applied. A change in the mode of operation of register 9 occurs when signals from the decoder 7 arrive along the lines g, h, i, j. The synchronization unit 5 comprises a pulse generator 19, the output of which is connected to the first input of the trigger 20, the second input of which is connected to the output of the razor-forming unit 21. Its inputs receive signals e of the mode setting unit 6, signals f, g, h, i, decoder 7 and signals k ready for actuators to receive commands. The signal i of the trigger 20 is supplied to the input of the switch 4 and the driver 22, from the output of which the signal m is fed to the information preparation register 9 and the driver 23. The output of the former 23 is connected to the input of the former 24 and the first input of the And 28 element, second, third, fourth and the fifth inputs of which are connected via lines p with the mode setting unit 6, o to the comparison unit 12, p to the comparison unit 13 and i to the decoder 7. The output q of the element I28 is connected to the address counter 8. The stroke of the imaging unit 24 is connected with the input of the imaging unit of short pulses 25 and along line g with the block 6 of the mode setting. The code of the imaging unit 25 is connected to the inputs of the imaging unit 26 and the first input of an AND 29 element, the second input of which is connected to the BTopbtM input of the And 28 element, and the third, via line e, to the mode setting unit 6. The output of the element 29 on line S is associated with a register of 14 subroutines and a counter of 15 cycles. The output of the imaging unit 26 is connected to the first input of the logic node 30, the second, third, fourth inputs of which are connected respectively to the second, third and fourth inputs of the I28 element, and the sixth and seventh h and i lines to the decoder 7. Fifth input of the node 30 is connected via line t to block 6, setting mode a and output through a line to an address counter 8. The input of the former 27 is connected with the output of the former 26, and the output is connected with the first inputs of elements 31, the second inputs of which are connected via in block 6, and the third in line j - with the decoder 7. The outputs of the V elements And 31 with are connected with the actuators. The node forming the enabling signal 21 is implemented using a K155LRZ chip with an OR extension on the K155LDZ chip. The logical function of the resolution signal generation unit 21 is as follows: P BveA lv uhviVj A | ((K, Ak.jj ...,). Where j, the decoder signal and its corresponding actuator readiness signal. The logical expression in parentheses is using programming blocks. Logic node 30 implements the function U (nAOApAi1vtv (2; Ah) j (2) where Z is the signal from the short pulse shaper 26. The oscillation period of the generator 19 is chosen so that the half-period duration of the oscillations at the output of the trigger 20 provides reliable wed the switch 4 of the memory control unit 3. The duration of the pulses output by the Shaper should be less than the duration of the half-period of oscillations received from the trigger 20 in order to generate control signals for each code counted from memory block 3. Logical node 32 The mode setting unit 6 implements a logical function: "P.AnvW. (3) The logical node 34 of the mode setting unit 6 implements the logic function P2. Ballroll; (4) triggers 32 and 35 are implemented on 1K triggers, trigger 37 is an RS trigger.
77
Функционирование блока 5 синхронизации происходит следующим образомThe operation of the synchronization unit 5 is as follows.
После подачи сигнала по линии t на выходе логического узла 30 форми руетс сигнал и, вызывающий установку счетчика 8 адреса в исходное состо ние , С входа е на узел 21 формировани разрешающегос сигнала поступает сигнал и согласно вьфажению (1) происходит формирование сигнала р, поступающего на вход триггера 20, разреша его работу. Триггер 20 производит деление частоты генератора 19 импульсов. По высокому уровню сигнала линии Е производитс считывание информации из блока 3 пам ти, по низкому уровню происходит последовательньй запуск формирователей и выдаютс сигналы т, г. After the signal is fed through line t, the output of logic node 30 generates a signal and, causing setting the address counter 8 to its initial state, signal C arrives at the resolving signal generation unit 21 and receives a signal and, according to hyphenation (1), a signal p trigger input 20, allowing its operation. The trigger 20 produces a division of the frequency of the generator 19 pulses. On the high level of the E signal, information is read from memory block 3, on a low level, sequential launch of the formers occurs and signals t, g are output.
При считьшании из блока пам ти кода символа Начало программы после формировани снимаетс сигнал е и в дальнейшем сигнал р выдаетс только при наличии сигналов с дешифратора 7 и истинности выражени (1) .When reading the symbol code from the memory block, the start of the program after the formation is emitted, the signal e and later the signal p is output only if there are signals from the decoder 7 and the truth of the expression (1).
При считьтании из блока 3 пам ти кода исполнительного механизма блокируетс работа триггера 20 в случае отсутстви сигналов готовности исполнительных механизмов согласно (1) и тем cat-ibiM прекращаетс считывание информации из блока-3 пам ти После восстановлени сигналов готовности узел 21 формировани разрешающего сигнала формирует сигнал р, а на выходе одного из элементов И 31 соответствующего сигналу дешифратора 7, формируетс сигнал v.When reading out the actuator code from memory block 3, trigger 20 is blocked if there are no actuator readiness signals according to (1), and cat-ibiM stops reading information from memory block 3 After the readiness signals are restored, the resolution generation unit 21 generates a signal p, and at the output of one of the elements And 31 corresponding to the signal of the decoder 7, a signal v is generated.
При считывании из блока 3 пам ти кода Отработка подпрограммы после формировани сигнала г в блок 5 синхронизации поступает сигнал п, который поступает на вход элемента И 29, на выходе которого при по влений на втором входе сигнала формировател 25 формируетс сигнал 3. Сигнал h поступает на вход логического узла 30, и при поступлении сигнала с формировател 26 на выходе логического узла 30 формируетс сигнал U согласно (2).When reading from the code memory block 3, the subroutine working out after generating the signal g, the synchronization block 5 receives the signal n, which enters the input of the element 29, the output of which, when appearing at the second input of the signal of the former 25, is the signal 3. The signal h the input of the logic node 30, and when a signal arrives from the imaging unit 26, the signal U is generated at the output of the logic node 30 according to (2).
При наличии сигналов п, i в зависимости от состо ни сигналов о, р формируетс сигнал q на вькоде элемента И 28 либо сигнал и на выходе логического узла 30.In the presence of signals n, i, depending on the state of the signals o, p, a signal q is formed on the code of the AND element 28 or the signal and the output of the logic node 30.
Блок функционирует следуницим образом .The unit functions as follows.
8461884618
При поступлении сигнала С с пульта 1 триггер 37 устанавливаетс в единичное состо ние, иницииру с помощью сигнала на линии t установку счетчика 8 в исходное состо ние . По окончании ввода технологической программы по сигналу дешифратора . 7 на линии d производитс установка триггера 37 в исходное состо ние. В режиме Работа сигналом с с пульта 1 управлени устанавливаетс триггер 37 и вновь производитс установка счетчика 8 в исходное ;состо ние. Наличие на входах триггегWhen the signal C is received from the console 1, the trigger 37 is set to one state, initiating with the help of a signal on the line t the setting of the counter 8 to the initial state. Upon completion of the input of the technological program at the signal of the decoder. 7, on line d, the trigger 37 is reset. In the Operation mode, the signal from the control panel 1 is set to trigger 37 and the counter 8 is reset to its initial state; The presence of inputs trigger
15 ров 33 и 35 сигналов, поступающих с пульта 1 и триггера 37 в этом режиме разрешает их работу.15 ditch 33 and 35 signals from remote control 1 and trigger 37 in this mode allows them to work.
При считывании из блока 3 пам ти кода Начало программы на первом входе логического узла 32 по вл етс сигнал g дешифратора 7 и с приходом сигнала г на второй вход триггера 32 происходит его установка в единичное состо ние. НаWhen reading from the code memory block 3, the start of the program at the first input of logical node 32 appears the signal g of the decoder 7 and with the arrival of the signal g at the second input of the trigger 32, it is set to one state. On
25 линии е формируетс активньм уровень сигнала.By line 25, an active signal level is generated.
При считывании из блока 3 пам ти кода Отработка программы на первом входе логического узла 34 и втором входе триггера 35 по вл етс сигнал h с дешифратора 7 и с приходом сигнала г триггер 33 устанавливаетс в О (снимаетс сигнал е) а триггер 25 - в 1, т.е. вырабатываетс сигнал на линии п.When reading from the code memory block 3, the program is processed at the first input of logic node 34 and the second input of trigger 35, the signal h appears from the decoder 7 and with the arrival of the signal r, the trigger 33 is set to O (the signal e is removed) and the trigger 25 is sent to 1 i.e. a signal is generated on line p.
При этом согласно (3) запрещаетс срабатывание логического узла 32 по сигналу g с дешифратора 7 н.а врем отработки подпрограммы. In this case, according to (3), the operation of logic node 32 is prohibited by the signal g from the decoder 7 N a.
При поступлении сигнала w от блока 13 сравнени с приходом сигналаUpon receipt of the signal w from block 13 compared with the arrival of the signal
г триггер 33 устанавливаетс в 1, вырабатыва сигнал е. При поступлении сигнала линии i с дешифратора 7 переключаютс триггеры 33 и 35 в зависимости от состо ни сигналов на лини х о, р блоков 12 и 11 сравнени . При этом триггер 3 устанавливаетс в О согласно (4), а триггер 35 - в О при условии по влени на выходе элемента И 36 сигнала 1.The trigger 33 is set to 1, producing a signal e. When a signal is received from the line i from the decoder 7, the triggers 33 and 35 are switched, depending on the state of the signals on the lines o, p of the comparison blocks 12 and 11. In this case, the trigger 3 is set to O according to (4), and the trigger 35 is set to O, subject to the occurrence of the signal 1 at the output of the element 36.
Устройство работает следующимThe device works as follows.
образом.in a way.
Устройство работает в двух режимах: Запись и Работа, которые задаютс оператором с пульта I.The device operates in two modes: Record and Work, which are set by the operator from the console I.
В режиме Запись производитс перезапись программы с перфоленты с помощью блока 2 ввода информацииIn the Record mode, the program is dubbed from a punched tape using the block 2 input information
99
в блок 3 пам ти. С пульта 1 на управл ющие входы блока 2 ввода информации, коммутатора 4, блока 3 пам ти, блока 5 синхронизации, блока 6 задани режима поступает сигнал. По этому сигналу в блоке 3 пам ти устанавливаетс режим записи информации, коммутатор 4 подключает к своему выходу синхронизирующий вьпсод блока 2 ввода информации , срабатывает триггер 37 блока 6 задани режима и вьфабатывает сигнал,поступающий в блок 5 синхронизации . Блок 5 синхронизации согласно уравнению (3) формирует на линии U сигнал,который поступает на счетчик 8 адреса и устанавливает его в исходное положение. После выработки сигналов на лини х t, и работа блоков 5 и 6 в режиме Запись прекращаетс , так как сигнал на линии С с пульта 1 запрещает переключение триггеров 35 и 36 и бл ка 6 задани режима. При этом не могут быть выработаны сигналы по лини м п, е блоком 6 задани режима , а блок 5 синхронизации вырабатывать только сигналы на лини хin block 3 of memory. From the console 1, a signal is received to the control inputs of the information input unit 2, the switch 4, the memory unit 3, the synchronization unit 5, the mode setting unit 6. According to this signal, in the memory block 3, the information recording mode is set, the switch 4 connects to its output the synchronization signal of the information input unit 2, the trigger 37 of the mode setting unit 6 is triggered, and the signal entering the synchronization unit 5 is activated. The synchronization unit 5 according to equation (3) generates a signal on the U line, which is fed to the address counter 8 and sets it to its original position. After generating signals on line t, the operation of blocks 5 and 6 in the Record mode is stopped, since the signal on line C from console 1 prohibits switching of the trigger 35 and 36 and block 6 for setting the mode. In this case, signals cannot be generated along lines p, e by the mode setting unit 6, and the synchronization unit 5 cannot generate signals on the lines
г, которые не могут измега ,g who can't memega,
нить состо ние устройства. Одновременно в блоке 2 ввода информации по сигналу линии С пульта 1 происходит включение фотосчитывающего устройства (не показано). Начинаетс движение перфоленты и происходит считывание информации, котора поступает на информационный вход блока 3 пам ти. Сигналы с синхронизирующего выхода блока 2 ввода информации, вл ющиес сигналами синхродорожки перфоленты, чере коммутатор 4 поступают на входы управлени блока 3 пам ти и счетчика 8 и вызывают запись на них единицы , т.е. задаетс номер следующей чейки блока пам ти, в которую запишетс очередна команда программыthread device state. At the same time, in block 2 of entering information on a signal from line C of console 1, a photo-reading device (not shown) is turned on. The movement of the punched tape begins and the information that is fed to the information input of the memory block 3 is read. The signals from the sync output of the information input unit 2, which are signals of the sync track of the punched tape, through the switch 4 arrive at the control inputs of the memory unit 3 and the counter 8 and cause units to be written on them, i.e. sets the number of the next cell of the memory block to which the next program command will be written
На выходе блока пам ти присутствует очередна записанна информаци . Поэтому при записи в символа Конец программы дешифратор 7 по линии d вьщает сигнал, который поступает на входы блока 2 ввода информации и блока 6 задани режима, заверша работу устройства в режиме Запись.At the output of the memory block, there is another recorded information. Therefore, when writing to the End of program symbol, the decoder 7 on line d produces a signal that goes to the inputs of the information input unit 2 and the mode setting unit 6, completing the operation of the device in the Record mode.
В режиме Работа сигнал линии С пульта 1 запрещает работу блокаIn the Work mode, the signal line From the remote control 1 prohibits the operation of the unit
98461109846110
2 ввода информации и задает в бло- . ке пам ти режим считывани . В блоке 6 задани режима сигнал линии С устанавливает триггер 37 в единич5 но состо ние и разблокирует триггеры 33 и 35. Сигнал по линии t блока 6 задани режима поступает в блок 5 синхронизации, который вырабатывает сигнал на линии и согласно2 input information and sets in block. memory read mode. In block 6 of setting the mode, the line C signal sets the trigger 37 into one but the state and unlocks the triggers 33 and 35. The signal on line t of the block 6 of the mode setting enters the synchronization block 5, which produces a signal on the line and according to
10 уравнению (3) дл установки счетчика 8 в исходное состо ние. Одновременно сигнал с пульта 1 переключает коммутатор 4 на работу по сигналам линии блока 5 синхрониза15 Ции.10 to equation (3) for setting the counter 8 to the initial state. At the same time, the signal from the console 1 switches the switch 4 to work on the signals of the line of the synchronization unit 5 15 CII.
В соответствии с уравнением (1) узел 2 формировани разрешающего сигнала блока 5 синхронизации при равенстве О сигнгша на линии СIn accordance with equation (1), node 2 of forming the enable signal of synchronization unit 5 with equality O of the signal on line C
20 блока 6 задани режима разрешает работу триггера 20 блока 5 синхронизации . Блок 5 вырабатывают сигналы , поступающие через коммутатор 4 на блок 3 пам ти и счетчик 8 адреса.20 of the mode setting unit 6 enables the trigger 20 operation of the synchronization unit 5. Unit 5 generates signals arriving through switch 4 to memory unit 3 and address counter 8.
25 Происходит последовательное считьшание информации из блока пам ти и увеличение содержимого счетчика адреса 8 на единицу. Кроме того, вырабатываютс сигналы линий т, г, поступающие на регистр 9 и блок 6 задани режима соответственно.25 There is a sequential combination of information from the memory block and an increase in the content of the address counter 8 by one. In addition, signals of lines m and g are produced, which are fed to register 9 and mode setting block 6, respectively.
Считываема из блока 3 пам ти информаци поступает на вход дешифратора 7. При считьшании информации, соответствующей коду Начало программы , дешифратор 7 вьщает сигнал на линии g на блок 6 задани режима. Логический узел 32 согласно уравнению (3) вырабатывает сигнал 1, и по приходу очередного сигнала линии г блока 5 синхронизации триггер 33 блока 6 задани режима устанавливаетс в единичное состо ние и тем самым вырабатываетс сигнал линии е, разрешающий выдачу в дальнейшем сигналов линии v блоком 5 синхронизации на управл емые устройством исполнительные механизмы. Этот же сигнал лереключает узел 21 формировани разрешающего сигнала на работу по сигналам линий k исполнительных механизмов о готовности к приему команд и сигналам линий f, g, h, i, j поступаюшр;1м из депшфратора 7 в соответствии с уравнением (t).The information read from the memory block 3 is fed to the input of the decoder 7. When the information corresponding to the Start program code is read, the decoder 7 passes a signal on line g to the mode setting unit 6. Logic node 32, according to equation (3), generates signal 1, and upon the arrival of the next signal of line g of synchronization unit 5, trigger 33 of mode setting unit 6 is set to one state and thereby produces signal of line e allowing further output of line v signals by block 5 synchronization to device controlled actuators. The same signal leres the node 21 to form a permissive signal to work on signals of lines k of the executive mechanisms about readiness to receive commands and signals of the lines f, g, h, i, j coming in; 1m from section 7 in accordance with equation (t).
При совпадении на входах регистра 9 сигнала линии m с блока 5 синхронизации и сигнала линии f с дешиф11 ратора 7, соответствующего коду технологической операции, происходи занесение этого кода в регистр 9 и выдача его на выход 18. , При считывании из блока 3 пам ти кода, соответствующего обозначению одного из исполнительных механизмов , дешифратор 7 вырабатывает один из сигналов на лини х j, который поступает на узел 21 формировани разрешающего сигнала и элементы 31 блока 5 синхронизации. Если уравнение (1) не выполн етс , то узел 24 запрещает работу тригге ра 20 блока 5 синхронизации 5 что приводит к переходу устройства в состо ние ожидани требуемой комбинации сигналов полини м k испол нительных механизмов о готовности приему команд, котора задаетс пол зователем. После по влени треб уемой комбинации сигналов k узел 21 формировани разрешающего сигнала блока 5 синхронизации вьщает разрешающий сигнал на вход триггера 2 и работа блока 5 синхронизации воз новл етс , т.е. происходит запуск формирователей 22 - 27, При по вле сигнала на выходе формировател 27 срабатывает один из элементов И 31 соответствующий одному из сигналов линий j с дешифратора 7. Сигнал с выхода этого, элемента поступает в соответствующий исполнительный механизм и обеспечивает занесение кода, присутствующего на выходе 18 устройства. При считывании из блока пам ти 3 кода, соответствующего команде Отработка подпрограмм, дешифра1тор 7 выдает сигнал на линии h, по тупающий на логический узел 34, триггер 35 блока 6 задани режима, узел 21 формировани разрешающего сигнала и логический узел 30 блока 5 синхронизации. Узел 21 вьфабатывает разрешающий сигнал, триггер 20 срабатывает и происходит запуск формирователей блока 5 синхронизации . Происходит выдача сигналов ли ний г, S, U. В результате этого в регистр 14 заноситс содержимое счетчика 8 импульсов регистра 9 и производитс установка в исход ное состо ние счетчика 15 импульсов , При поступлении в блок 6 задани режима сигнала по линии г происходит переключение триггера 112 33 согласно (4) в нулевое а триггера 33 в единичное состо ние. Это приводит к сн тию сигнала на линии е и установке сигнала по линии п блоком 6, т.е. устройство переходит в состо ние поиска начала подпрограм мы. В результате сн ти сигнала на линии- е блоком 6 задани режима блокируетс вьщача команд в исполнительные механизмы с выхода 18, так. как не могут быть выработаны сигналы по лини м V блока 5 синхронизации . В состо нии поиска начала подпрограммы устройство производит последовательный опрос чеек блока 3 пам ти. Анализ сигналов линий k узлом формировани разрешающего сигнала 1 блока 5 синхронизации не производитс , так как сигнал линии е находитс в состо нии О, поэтому триггер 20 периодически переключаетс сигналами генератора 19 и выдает сигнал на линии Е, noctyпающий через коммутатор 4 на блок 3 пам ти и счетчик 8 импульсов, Сигнал линии п с триггера 35 блока 6задани режима поступает в блок 5синхронизации и на элемент И 10. При считывании из блока пам ти 3 кода символа Метка дешифратор 7выдает по линии i сигнал, поступающий в блоки 5 и 6 и на элемент И 10, который выдает по конъюнкции сигналов на лини х i, п разрешение на работу блоков 11-13 сравнени . В этом случае, если блок сравнени 13 вьщает по линии w сигнал равенства содержимого регистра 9 и регистра 14, логический узел 32 блока 6задани режима согласно (3) вьщает сигнал, по которому с приходом очередного сигнала линии г из блока 5 синхронизации устанавливаетс триггер 33 блока 6 и вьщает сигнал на линию е, по которому устройство переходит в состо ние отработки подпрограммы с вьщачей команд с выхода 18 устройства по сигналам линий V блока 5 синхронизации, Выход устройства из состо ни отработки подпрограммы происходит при считывании из блока пам ти кода символа Метка при условии, что блок 12 сравнени вьщает сигнал в линию о. Этот сигнал поступает на логический узел 34 и элемент И 36 блока 6 задани режима, эле13 мент И 28 и логический узел 30 блока 5 синхронизации, а также на вход счетчика 15 циклов, увеличива его содержимое на единицу. Сигнал с выхода счетчика 15 поступа ет на вход блока 11 сравнени . Дале возможны два варианта работы устрой ства. Если блок сравнени 11 не выдает по линии р сигнала равенства содержимого счетчика 15 и регистра 14 согласно уравнению (2), логический узел 30 при очередном срабатывании формировател 25 блока 5 синхронизации вьщает сигнал по линии U и счетчик адреса 8 устанавливаетс в исходное состо ние. Кроме того, логический узел 34 блока. 6 задани режима вьщает сигнал согласно (4), по которому триггер 33 с приходом сигнала по линии г из блока 5 синхронизации устанавливаетс в нулевое состо ние, снима .сигнал линии е. Таким образом, устройство вновь переходит в состо ние поиска начала подпрограммы. Если сигнал р выдаетс , срабатывает элемент И 28 блока 5 синхронизации и по его сигналу на линии q происходит занесение кода, хран щегос в регистре 14, в счетчик 1 8. Далее по сигналу злемента И 36 с приходом сигнала по линии г срабатывает триггер 35 и устанавливаетс в нулевое состо ние, снима сигнал на линии h. Устройство переходит в состо ние отр.1ботки программы с адреса в блоке 3 пам ти, следующего за адресом кода символа Отработка подпрограммы . При считывании из блока 3 пам ти кода символа Конец программы дешифратор 7 вьщает сигнал на линии d, который поступает на вход триггера 37 блока 6 и переводит его в ну евое состо ние . Сигнал с выхода триггера поступает на R-входы триггеров 33 и 35 блока 6 и переводит их в нулевое состо ние. Снимаетс сигнал на линии е, блокиру выдачу команды в исполнительные механизмы. Таким образом, завершаетс работа устройства в резише Работа. Предлагаемое устройство обеспечивает исключение непроизводительных затрат рабочего времени на перемотку перфоленты и сокращение длины технологической программы обработки нескольких однотипных изделий, что позвол ет повысить производительность оборудовани .When the signals of the line m from the synchronization unit 5 and the signal of the f line from the decoder 7, corresponding to the process code, coincide at the inputs of register 9, this code is recorded in register 9 and outputted to output 18. When reading from code memory 3 corresponding to the designation of one of the actuators, the decoder 7 generates one of the signals on lines j, which goes to the permitting signal generation unit 21 and the elements 31 of the synchronization unit 5. If equation (1) is not fulfilled, then node 24 prohibits the operation of trigger 20 of synchronization unit 5 5, which causes the device to go into a state of waiting for the desired combination of signals from polynk executive mechanisms to receive commands, which is set by the user. After the required combination of signals k appears, the node 21 of generating the enable signal of the synchronization unit 5 causes the enabling signal to the input of the trigger 2 and the operation of the synchronization unit 5 is restored, i.e. shapers 22 - 27 start up. When the signal is left at the output of shaper 27, one of the elements 31 triggers corresponding to one of the signals of lines j from the decoder 7. The signal from the output of this element enters the corresponding actuator and ensures that the code present at the output enters 18 devices. When reading from the memory block 3, the code corresponding to the Routine subroutines command, decoder 7 issues a signal on line h, coming to the logic node 34, the trigger 35 of the mode setting unit 6, the permit generation unit 21 and the synchronization unit 30. Node 21 vfabatyvayuschaya enable signal, the trigger 20 is triggered and the starting of the drivers of the synchronization unit 5. The signals of the lines g, S, U are issued. As a result, the contents of the counter 8 of the pulses of the register 9 are entered into the register 14 and the pulse counter 15 is reset to the initial state. When the signal g is entered in block 6, the trigger switches 112 33 according to (4) to zero and trigger 33 to one state. This leads to the removal of the signal on line e and the installation of a signal along line n by block 6, i.e. the device enters the search state for the start of the subroutine. As a result of the removal of the signal on the line by the mode setting unit 6, the sending of commands to the actuators from output 18 is blocked, as well. How signals cannot be generated along the lines V of the synchronization unit 5. In the search state of the beginning of the subroutine, the device performs a sequential interrogation of the cells of the memory block 3. The signal analysis of the lines k by the shaping node of the enabling signal 1 of the synchronization unit 5 is not performed, since the signal of the line e is in the state O, therefore the trigger 20 periodically switches with the signals of the generator 19 and outputs a signal on the line E, nocty through the switch 4 to the unit 3 of memory and a pulse counter 8, the signal line n from the flip-flop 35 of the mode assignment block 6 enters the synchronization block 5 and the element 10. When reading the symbol code from the memory block 3, the tag decoder 7 outputs a signal entering the blocks 5 and 6 and the element And 10, which According to the conjunction of signals on lines i, ry, it gives permission to operate units 11-13 of comparison. In this case, if the comparison unit 13 enters along the line w the equality signal of the contents of register 9 and register 14, the logic node 32 of the mode assignment block 6 according to (3) outputs a signal that, with the arrival of the next signal of the line g, from the synchronization block 5, the trigger 33 of the block is set 6 and a signal to the line e, through which the device enters the state of working out a subroutine with commands from the output 18 of the device according to the signals of lines V of the synchronization unit 5, the device’s exit from the state of working out the subroutine occurs when reading from the block The memory of the symbol code of the mark, provided that the comparison unit 12 carries the signal into line o. This signal is fed to the logic node 34 and the AND 36 element of the mode setting unit 6, the AND 28 element and the logic node 30 of the synchronization unit 5, as well as to the input of the counter 15 cycles, increasing its content by one. The signal from the output of the counter 15 is fed to the input of the comparator unit 11. There are two options for device operation. If the comparator unit 11 does not output the equality signal of the contents of counter 15 and register 14 according to equation (2) via line p, logical node 30, at the next triggering of generator 25 of synchronization unit 5, causes a signal to follow line U and address counter 8 is reset. In addition, the logical node 34 block. 6 setting the mode according to (4), according to which the trigger 33 with the arrival of the signal on the line g from the synchronization unit 5 is set to the zero state, removed the signal of line E. Thus, the device again goes into the state search for the start of the subroutine. If the signal p is issued, the element And 28 of the synchronization unit 5 is triggered and, by its signal on the line q, the code stored in register 14 is entered into the counter 1 8. Next, the signal 36 And with the arrival of a signal on the line g, the trigger 35 and is set to the zero state, removing the signal on the h line. The device enters the processing state of the program from the address in block 3 of the memory that follows the address of the symbol code Run subroutine. When reading from the memory block of block 3 of the symbol code End of the program, the decoder 7 carries a signal on line d, which is fed to the input of the trigger 37 of block 6 and translates it into the desired state. The signal from the trigger output enters the R inputs of the flip-flops 33 and 35 of block 6 and puts them in the zero state. The signal on line e is removed, blocking the issuance of a command to the actuators. Thus, the operation of the device is completed in work. The proposed device provides for the elimination of overheads of working time for rewinding tape and reducing the length of the technological program for processing several products of the same type, which allows to increase equipment productivity.
Фие. iPhie. i
pL/e. 2pL / e. 2
Фиг. 3FIG. 3
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843755421A SU1198461A1 (en) | 1984-06-14 | 1984-06-14 | Programmed control device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843755421A SU1198461A1 (en) | 1984-06-14 | 1984-06-14 | Programmed control device |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1198461A1 true SU1198461A1 (en) | 1985-12-15 |
Family
ID=21124690
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843755421A SU1198461A1 (en) | 1984-06-14 | 1984-06-14 | Programmed control device |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1198461A1 (en) |
-
1984
- 1984-06-14 SU SU843755421A patent/SU1198461A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 693339, кл. G 05 Б 19/18, 1979. Техническое описание ЦПУ-7, . Гга 3.857.003 ПС, 1976. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4181936A (en) | Data exchange processor for distributed computing system | |
SU1198461A1 (en) | Programmed control device | |
US4024510A (en) | Function multiplexer | |
SU1418652A1 (en) | Programmed control device | |
SU1605208A1 (en) | Apparatus for forming control tests | |
SU1695289A1 (en) | Device for computing continuously-logical functions | |
RU1783529C (en) | Device for program control | |
US3736580A (en) | Play back - machine control (position information storage and reproduction device) | |
SU1536388A1 (en) | Device for simulation of faults | |
SU1327085A2 (en) | Information input device | |
SU1700537A1 (en) | Programmable controller | |
SU1129723A1 (en) | Device for forming pulse sequences | |
SU1238035A1 (en) | Programmed control device | |
SU1509888A1 (en) | Apparatus for priority distribution of tasks | |
SU940163A1 (en) | Logic unit testing device | |
SU1182526A1 (en) | System for checking and testing memory blocks of airborne computers | |
SU1283780A1 (en) | Interface for linking microcomputer with peripheral unit | |
SU1179273A1 (en) | Programmed control device | |
SU1580542A1 (en) | Pulse shaper | |
SU1642472A1 (en) | Device for checking the sequence of operatorъs actions | |
SU1553981A1 (en) | Device for checkout of microcomputer | |
SU1283850A2 (en) | Buffer storage | |
RU1807562C (en) | Decoder of time-pulse codes | |
SU1571571A1 (en) | Device for information input | |
SU1499347A1 (en) | Device for checking discrete signals |