Claims (1)
noiranHM пп ггчсг нпгг ключа 24 через 3 .6 гер 9 не сможет включитьс , так как он на некоторое врем заблокирован по О-входу запрещающимпотенциалом с выхода первого одновибратора 10. Включение первого одновибратора 10 происходит отрицательным импульсом с выхода первого D -триггера 8 при его срабатьшании от короткого импульса по С-входу, Аналогично-происходит работа цифрового синтезатора частот, если период импульсов с ДПКД 2 меньше периода импульсов с ДФКД 5. Только в этом случае происходитсброс ДПКД 2 с помощью импульсов с ДФКД 5,прошедпшх через второй блок 7 стробировани . Таким образом, при переключении с одной частоты на другую дл быстрого изменени управл ющего напр жени с выхода фильтра 18 нижних частот, форсированный зар д емкости С пам ти фильтра. 18 нижних частот осуществл етс не только ;;Весь период регулиро-, вани Т, но одновременно и с повьш1енным значением тока D , величина которого зависит от величины рассогласовани ,т,е. и Формулаизобрет ени Цифровой синтезатор частот по авт.св. № 1077057, отличающийс тем, что, с целью повышени быстродействи , первый выход частотно-фазового детектора соединен с .управл квцИм входом первого генератора тока через дополнительно введенные последовательно соединенные первый преобразователь длительности импульса в напр жение и третий токовый клоч, второй выход частотнофазового де1 ектора соединен с управл ющим входомвторого генератора тока через дополнительно введенные последовательно соединенные второй преобразователь длительности импульса в напр жение и четвертый токовый ключ, при этом управл ющий вход третьего токового ключа соединен с выходом делител частоты с фиксированным коэффициен.том делени через дополнительно введенный третий D -триггер , вход синхронизации которого подключен к выходу элемента ИЛИ-НЕ первого блока стробировани , а управа через второй элемент И 13 на второй токовый ключ 15 о Токовыеключи 14 и 15 открьшайтс на короткое вре м и. осуществл ют почти одновременный зар д-разр д емкости фильтра 18 нижних частот так, что с его выход управл ющее напр жение почти не мен етс . Одновременно импульсы с выходов ЧФД 3 поступают на первые вхо ды первого и второго блоков 6 и 7 стробировани и на входы первого и второго преобразователей 22 и 23, которые по определенному закону (на пример, линейному) преобразуют вели чину фазового рассогласовани на в ходе ЧФД 3 в напр жение. Отрицательный перепад импульса с выхода ЧФД 3 сбрасывает первьй преобразователь.22 в нулевое состо ние, а во,врем действи импульса рассогласовани напр жени на выходе первого преобразовател 22 нарастает . После окончани импульса рассогласовани напр жение на выходе первого преобразовател 22 сох ран етс до прихода следующего импу са рассогласовани , который своим отрицательным перепадом оп ть сбрасывает его выходное напр жение до нул , т.е. работа первого преобразо вател 22, в случае линейного закон преобразрвани величины рассогласовани в напр жение, аналогична рабо те интегратора в фазовом детекторе -типа выборка-запоминание. В режиме синхронизма напр жение на выхо де первого и второго преобразователей 22 и 23 равно нулю, так как вел чина рассогласовани на выходе ЧФД почти равна нулю. В первом блоке стробировани 6 элемент 19 задержки осуществл ет задержку импульса рассогласовани с ЧФД 3 на величину д t , большую длительности импульсов с ДПКД 2, По скольку импульсы на входах элемента ИЛИ-НЕ 20 не совпадают по времени , то на его выходе сохран етс уровень Лог.О,который поступает на один из входов элемента И 21 и запрещает- прохождение импульсов с выхода ДПКД 2 на С-вход первого D-триггера 8. При этом на R-вход первого D-триггера 8 поступают импульсы с ЦФ1Щ 5,которые устанавливают первый О-триггер 8 в состо ние Лог. 1. Этот потенциал не преп т34 ствует прохождению импульсов с ЧФД 3 через первый элемент И 12 на управл ющий.вход первого токового ключа 14. Одновременно на R-вход третьего О-триггера 26 поступают импульсы с ДФКД 5, которые устанавливают третий О-триггер 26 в состо ние Лог, О Этот потенциал запрещает прохождение через третий токовьШ ключ 24 управл ющего напр жени с выхода первого .преобразовател 22 на управл ющий вход первого генератора 16 тока. Поскольку в режиме синхронизма на С-вход третьегоD-триггера 26 не поступают импульсы с выхода элемента ИЛИ-НЕ .20,- то третий О-триггер 26 сохран ет этот запрещающий потенциал на своем инверсном выходе. В результате в режиме синхронизма с первого генератора 16 тока через первый токовый ключ 14 поступает на емкость пам ти фильтра 18 нижних частот посто нный зар дный ток З. При переключении с одной частоты на другую .импульсы с выходов ДПКД 2 ;и ДФКД 5 не совпадают один с другим JBO времени, на одном из выходов ЧФД3 |формируютс импульсы с длительностью, пропорцрюнальнбй разности фаз этих импульсов, а на другом выходе ЧФД 3 обычные короткие импульсы. Импульсы с длительностью пропорциональной разности фаз поступают на входы элемента ИЛИ-НЁ 20 первого блока 6 стробировани о Если разность фаз Лой превышает величину задержки Al на элементе 19 задержки,то на выходе элемента ИЛИ-НЕ 20 формируетс импульс , равный по длительности t Аос- 6 , который разрешает прохождение через элемент И 21 короткого импульса с ДПКД 2, Этот импульс, поступает на С-вход первогоD-триггера 8, и на вход сброса ДФКД 5,устанавлива его в начальное состо ние счета, Тое в ДПКД 2 и ДФКД 5 одновременно начинаетс счет импульсов соответственно от управл емого генератора 1 и опорного генератора 4, Импульс, поступак ций на С-вход первого О-триггера 8, опрокидывает его, поскольку запрещающие потенциалы наD-входе с выхода второго одновибратора . 11 действуют обычно несколько периодов регулировани , . врем блокировки от первого и второго одновибраторов 10, 11 короткое и устана ливаетс заранее. При срабатывании первого О-триггера 8 на его выходе формируетс импульс Лог. О, который проходит через первьй элемент И 12 на Управл кндий вход первого токового кл1оча 14 и складьдааетс по времени с импульсом на выходе ЧФД 3 так, что управл ющее воздействие на первый токовый ключ 14 продолжаетс весь период регулировани о Тот же импульс с выхода элемента ИЛИ-НЕ 20 поступает на С-вход третьего D-триггера 26 и опрокидьшает его в состо ние Лог. 1. Этот потенциал разрешает прохождени через третий токовый ключ 24 управл ющего напр жени с выхода первого преобразовател 22 на управл ющий вход первого генератора 16 тока. При этом величина тока на выходе первого генератора 16 тока увеличиваетс от значени DO до такого значени , которьй соответствует ве личине управл ющегс5 напр жени . Пер вый и второй генераторы тока 16 и 17 могут быть выполнены, например, на основе полевого транзистора с пере 1еннь1м сопротивлением в цепи истока. В качестве переменного сопр тивлени можно использовать еще оди полевой транзистор, на затвор котор го поступает управл ющее напр жение Такимобразом,, при большом рассо гласованйи через первый токовый ключ 14 не только течет ток зар да весь период регулировани , но и еще величина этого тока увеличиваетс от минимального значени Jj, до зна чени 3,„ завис щего от величины рас согласовани . Приче эта зависимость может иметь разный характер, необходимый дл получени оптимальных динамичес ких характеристик системы фазовой авт.оподстройки частоты. Первый токовый ключ 14 включаетс непрерывно до тех пор, пока рассогласование по частоте и фазе не уменьшитс до величины, меньшей или равной дС . После этого первый D-триггер 9 и третий О-триггер 26 о ключаютс и в системе автоподстройк происходит обычное регулирование. Если после прохождени состо ни равновеси произошло небольшое перерегулирование, то второйD-триг гер 9 не сможет включитьс , так как он на некоторое врем заблокирован по О-входу запрещающимпотенциалом с выхода первого одновибратора 10. Включение первого одновибратора 10 происходит отрицательным импульсом с выхода первого О -триггера 8 при его срабатьюании от короткого импульса по С-входу. АналогичноПроисходит работа цифрового синтезатора частот, если период импульсов с ДПКД 2 меньше периода импульсов с ДФКД 5. Только в этом случае происходитсброс ДПКД 2 с помощью импульсов с ДФКД 5,прощед11ШХ через второй блок 7 стробировани . Таким образом, при переключении с одной частоты на другую дл быстрого изменени управл ющего напр жени с выхода фильтра 18 нижних частот, форсирова.нный зар д емкости С пам ти фильтра t8 нижних частот осуществл етс не только есь период регулиро-, вани Т, но одновременно и с повышенным значением тока 3 , величина которого зависит от величины рассогласовани ,т, е. TO(O Формул а изобретени Цифровой синтезатор частот по авт.св. №1077057, отличающийс тем, что, с целью повышени быстродействи , первый выход частотно-фазового детектора соединен с .управл ющим входом первого генератора тока через дополнительно введенные последовательно соединенные первый преобразователь длительности ||импульса в напр жение и третий токовый клоч, второй выход частотнофазового деч-ектора соединен с управл ющим входомвторого генератора тойа через дополнительно введенные последовательно соединенные второй преобразователь длительности импульса в напр жение и четвертый токовый ключ, при этом управл ющий вход третьего токового ключа соединен с выходом делител частоты с фиксированным коэффициентом делени через дополнительно введенный третий D -триггер , вход синхронизации которого подключен к выходу элемента ИЛИ-НЕ пер .вого блока стробировани , а управ7 ЛЯЮ1ЦИЙ вход четвертого токового ключа соединен с выходом делител частоты с переменным коэффициентом делени через дополнительно введен11970738 ный четвертый D-триггер, вход синхронизации которого подключен к вы ходу элемента ИЛИ-НЕ второго блока стробировани .noiranHM PP ggchsg npgg key 24 through 3 .6 ger 9 will not be able to turn on, as it is blocked for some time by the O input by the inhibitory potential from the output of the first one-oscillator 10. The first one-vibrator 10 is turned on by a negative impulse from the output of the first D-trigger 8 when operation from a short pulse at the C-input. Similarly, the digital frequency synthesizer works, if the pulse period with DPKD 2 is shorter than the pulse period with DFCD 5. Only in this case does the FPCD 2 emit by means of pulses from DFCD 5, passed through Torah unit 7 gating. Thus, when switching from one frequency to another to quickly change the control voltage from the output of the low-pass filter 18, the charge capacity of the filter memory C is forced. 18 low frequencies is carried out not only ;; The whole period of regulation T, but simultaneously with the increased value of current D, the value of which depends on the magnitude of the error, t, e. and Invention Formula Digital frequency synthesizer auth.St. No. 1077057, characterized in that, in order to improve speed, the first output of the frequency-phase detector is connected to the control of the cc input of the first current generator through the second pulse-voltage converter into the voltage and the third current patch additionally inputted in series and the second frequency-phase converter connected to the control input of the second current generator through the additionally introduced in series connected second converter of the pulse duration to voltage and fourth current the key, while the control input of the third current key is connected to the output of a frequency divider with a fixed division factor through the additionally introduced third D-trigger, the synchronization input of which is connected to the output of the OR-NOT element of the first gating unit, and the control through the second And 13 element On the second current key 15, the current keys 14 and 15 are open for a short time and. a nearly simultaneous charge-discharge of the capacitance of the low-pass filter 18 is performed so that from its output the control voltage hardly changes. At the same time, the pulses from the outputs of the FSC 3 arrive at the first inputs of the first and second blocks 6 and 7 of the gating and at the inputs of the first and second converters 22 and 23, which according to a certain law (for example, linear) convert the phase mismatch value to during the FF 3 in tension. The negative differential pulse from the output of the FPD 3 resets the first transducer. 22 into the zero state, and during the time of the pulse voltage error at the output of the first transducer 22 increases. After the termination of the mismatch pulse, the voltage at the output of the first converter 22 remains until the next error pulse arrives, which again negatively drops its output voltage to zero, i.e. the operation of the first converter 22, in the case of a linear law of converting the magnitude of the error into a voltage, is similar to that of an integrator in a phase detector — a sample-memorization type. In synchronism mode, the voltage at the output of the first and second transducers 22 and 23 is zero, since the error rate at the output of the FFD is almost zero. In the first gating unit 6, the delay element 19 delays the impulse mismatch from the FPD 3 by an amount dt greater than the duration of the impulses with the FPCD 2. Since the pulses at the inputs of the OR-NO element 20 do not coincide in time, the level remains at its output Log.O, which arrives at one of the inputs of the element I 21 and prohibits the passage of pulses from the DPKD 2 output to the C input of the first D-flip-flop 8. At the same time, the R-input of the first D-flip-flop 8 receives pulses with TsF1Sch 5 Set the first O-trigger 8 to the Log state. 1. This potential does not interfere with the passage of pulses from FFD 3 through the first element I 12 to the control input of the first current key 14. At the same time, the R input of the third O-flip-flop 26 receives pulses from DFCD 5, which establish the third O-flip-flop 26 to the Log, O state. This potential prevents the control voltage 24 from the first control transducer 22 from passing through the third current switch 24 to the control input of the first current generator 16. Since in synchronism mode, the C-input of the third D-flip-flop 26 does not receive pulses from the output of the OR-NOT .20 element, the third O-flip-flop 26 retains this inhibitory potential at its inverse output. As a result, in synchronization mode from the first current generator 16, through the first current switch 14, a constant charging current Z is supplied to the memory capacity of the low-pass filter 18 18. When switching from one frequency to another, the pulses from the DPKD 2; and DFCD 5 do not match one with another JBO time, at one of the outputs of FFD3 | pulses with a duration proportional to the phase difference of these impulses are formed, and at the other exit of FFD 3 usual short pulses. Pulses with a duration proportional to the phase difference arrive at the inputs of the OR-HЕ element 20 of the first gating unit 6 If the phase difference Loy exceeds the value of the Al delay on the delay element 19, then at the output of the OR-NO element 20 a pulse equal in duration t Aos-6 which permits the passage through the element 21 of a short pulse from DPKD 2, this impulse arrives at the C input of the first D-trigger 8, and at the reset input of DFCD 5, sets it to the initial state of the count, Toe in DPKD 2 and DFCD 5 pulse counting begins ootvetstvenno from controlled oscillator 1 and the reference oscillator 4, impulse postupak functions on the C-input of the first flip-flop 8 O, overturns it as prohibiting naD-potentials input from the output of the second monostable multivibrator. 11 are usually several adjustment periods,. The blocking time from the first and second mono vibrators 10, 11 is short and is set in advance. When the first O-trigger 8 is triggered, a pulse Log is formed at its output. O, which passes through the first element AND 12 on the Control module of the input of the first current terminal 14 and folds in time with the pulse at the output of the FPD 3 so that the control action on the first current switch 14 continues for the entire adjustment period. The same impulse from the output of the OR element - NO 20 arrives at the C input of the third D-flip-flop 26 and tilts it to the Log state. 1. This potential permits the passage through the third current switch 24 of the control voltage from the output of the first converter 22 to the control input of the first current generator 16. In this case, the current value at the output of the first current generator 16 increases from the DO value to such a value, which corresponds to the value of the control voltage5. The first and second current generators 16 and 17 can be made, for example, on the basis of a field-effect transistor with a higher resistance in the source circuit. One more field-effect transistor can be used as a variable resistance, the control voltage is supplied to the gate. Thus, with a large dissipation, through the first current switch 14 not only the charge current flows during the entire control period, but also the current increases. from the minimum value of Jj, to a value of 3, depending on the value of the matching races. In addition, this dependence may have a different character, which is necessary for obtaining the optimal dynamic characteristics of the phase-locked loop system. The first current switch 14 is turned on continuously until the mismatch in frequency and phase is reduced to a value less than or equal to dS. Thereafter, the first D-flip-flop 9 and the third O-flip-flop 26o are turned on and the usual adjustment takes place in the auto-tuning system. If a slight overshoot occurs after passing the equilibrium state, then the second D-trigger 9 will not be able to turn on, as it is blocked for some time by the O-input by the inhibitory potential from the output of the first one-shot 10. The switching-on of the first one-shot is caused by a negative pulse from the output of the first O - trigger 8 at its operation from a short pulse at the C input. Similarly, the digital frequency synthesizer works if the period of pulses from DPCD 2 is shorter than the period of pulses from DFCD 5. Only in this case does the reset of DCPD 2 occur with the help of pulses from DFCD 5, through 11ShH through the second gating unit 7. Thus, when switching from one frequency to another, to quickly change the control voltage from the output of the low-pass filter 18, the forced charging of the capacitance C of the memory of the low-pass filter t8 occurs not only the control period T, but simultaneously and with an increased current value of 3, the value of which depends on the magnitude of the mismatch, t, e. TO (O Formula of the invention The digital frequency synthesizer according to aut. No. 1077057, characterized in that, in order to increase speed, the first frequency output phase detector connected to By controlling the input of the first current generator through a pulse voltage || first input converter connected in series into a voltage and a third current patch, the second output of a frequency-phase relay vector is connected to the control input of a second toy generator via a second pulse width converter connected in series into an example and the fourth current key, while the control input of the third current key is connected to the output of the frequency divider with a fixed coefficient the division key through the additionally introduced third D-trigger, the synchronization input of which is connected to the output of the OR-NOT element of the first gating unit, and the control 7 of the fourth current key is connected to the output of the frequency divider with a variable division factor through the additional fourth entered D-flip-flop The synchronization input of which is connected to the output of the OR-NOT element of the second gating unit.