SU1171786A1

SU1171786A1 - Device for raising to a power

Info

Publication number: SU1171786A1
Application number: SU833575356A
Authority: SU
Inventors: Юрий Леонидович Муромцев; Евгений Иванович Глинкин; Зоя Михайловна Якунина; Михаил Евгеньевич Беспалов
Original assignee: Тамбовский институт химического машиностроения
Priority date: 1983-04-07
Filing date: 1983-04-07
Publication date: 1985-08-07

Abstract

УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В СТЕПЕНЬ, содержащее элемент И, первьй элемент ИЛИ, группу элементов И, первый триггер, первый вход которого qt соединен с выходом первого элемента ИЛИ, отличающеес тем, что, с целью сокращени аппаратурныхзатрат , оно содержит второй триггер, четыре элемента ИСКЛЮЧАЩЕЕ ИЛИ, группу элементов ИЛИ, первый и второй реверсивные счетчики, второй элемент ИЛИ, регистр основани , регистр показател , первый и второй вычитающие cчetчики, выходы регистра основани соединены с разр дными входами первого реверсивногосчетчика и первого вычитающего счетчика, выходы регистра показател соединены с разр дными входами второго вычитающего счетчика, выход отрицательного переполнени которого соединен с первым входом второго триггера, второй вход которого соединен с входом пуска устройства и первым входом первого элемента ИЛИ, второй вход которого соединен с первым входом второго элемента ИЛИ и выходом отрицательного переполнени первого реверсивного счетчика, вход вычитани которого соединен с выходом первого элемента ИСКЛЮЧАЩЕЕ ИЛИ, первый вход которо ,го соединен с выходом отрицательного переполнени первого вычитающего счетчика и первым входом второго элемента ИСКЛЮЧАЩЕЕ ИЛИ, выход которого соединен с входом .вычитани второго реверсивного счетчика, выход отрицательного переполнени которого соединен с вторыми входами первого триггера и второго элемента ИЛИ, выход которого соединен со счетным входом второго вычитающего счетчика, пр мой выход первого триггера соедиS нен с вторым входом первого и первым входом третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, инверсный выход первого триггера соединен с первым входом четвертого и вторым входом второго элемен§ тов ИСКЛЮЧАЩЕЕ ИЛИ, вторые входы . третьего и четвертого элементов ИСКЛЮЧАЩЕЕ ИЛИ объединены и соединены с дервым входом элемента И и тактовым входом устройства, второй вход элеменsi та И соединен с инверсным выходом вто00 0д рого триггера, пр мой выход которого соединен с первыми входами элементов И группы, вторые входы которых соединены соответственно с выходами элементов ШМ группы, входы которых соединены соответственно с разр дными вы ходами первого и второго реверсивных счетчиков, выходы треть|его и четвертого элементов ИСКЛЮЧАЩЕЕ ШШ соединены соответственно с суммирующими входами второго и первого реверсивных счетчиков, вход записи первого вычитающего счетчика соединен со своим выходом отрицательного переполнени .A DEVICE FOR CONSTRUCTION IN THE DEGREE, containing the element AND, the first element OR, the group of elements AND, the first trigger, the first input of which qt is connected to the output of the first element OR, characterized in that it contains the second trigger, four elements EXCLUDING OR, a group of elements OR, the first and second reversible counters, the second element OR, the base register, the register of the indicator, the first and second subtractive counters, the outputs of the base register are connected to the bit inputs of the first reversible counter. the counter and the first subtractive counter, the outputs of the register of the indicator are connected to the bit inputs of the second subtractive counter, the negative overflow output of which is connected to the first input of the second trigger, the second input of which is connected to the start input of the device and the first input of the first OR element, the second input of which is connected to the first the input of the second element OR and the output of the negative overflow of the first reversible counter, the input of which is subtracted to the output of the first element EXCLUSIVE OR, the first input which is connected to the negative overflow output of the first subtractive counter and the first input of the second element EXCLUSIVE OR, the output of which is connected to the input of the second readout counter, the output of the negative overflow of which is connected to the second inputs of the first trigger and the second element OR, the output of which is connected to the counter the input of the second subtractive counter, the direct output of the first trigger connects to the second input of the first and the first input of the third element EXCLUSIVE OR, the inverse output of the first The first trigger is connected to the first input of the fourth and second input of the second element EXCLUSIVE OR, the second inputs. the third and fourth elements EXCLUSIVE OR are combined and connected to the first input of the AND element and the clock input of the device, the second input of the AND element is connected to the inverse output of the second trigger, the direct output of which is connected to the first inputs of the AND elements of the group, the second inputs of which are connected respectively with the outputs of the CMM group of elements whose inputs are connected respectively to the bit outputs of the first and second reversible counters, the outputs of the third | of it and the fourth elements EXCLUSIVE ШШ are connected respectively with the summing inputs of the second and first reversible counters, the input of the record of the first subtractive counter is connected to its negative overflow output.

Description

11 Изобретение относитс к вычислительной технике и может быть использовано при разработке цифровых вычис лительных машин дл вычислени степенных функций. Целью изобретени вл етс сокращение аппаратурных затрат. На чертеже.представлена блок-схема устройства. Устройство содержит реверсивные сче.чики 1 и 2, вьтитаюший счетчик 3, элемент ИЛИ .,, первый триггер 5, второй триггёр 6, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 7-10, элемент И 11, вычитающий счетчик 12, регистр 13 основани , регистр 14 показател , группу элементов ШШ 15, вход 17 пуска устройства , вход 18 тактовых импульсов, группу элементов И 19. Устройство работает следующим образом . В исходном состо нии устройства. счетчики 1, ,, 3 и 12 обнулены. Триггеры 5 и 6 наход тс в единич ных состо ни х. На входе элемента И 11 находитс сигнал запрета. Параллельным переносом в реверсивный 1 и вычитающий 12 счетчики из регистра 13 основани вводитс число, равное основанию степени, а в счетчик 3- числ соответствующее показателю степени ми нус единица, из регистра 14 показател Сигналом на входе пуска 17 триггер 6 переводитс в нулевое состо ние и на вход элеме«та И 11 поступает сигнал разрешени . Триггер 5 пере водитс в нулевое, состо ние и сигна . разрешени подаетс на элементы ИС1 КгаоЧАЮЩЕЕ ИЛИ 9 и 10. Поступающие на тактовый вход 18 устройства импульсы через элемент ИСКЛЮЧАЩЕЕ ИЛИ 9 прох д т на суммирующий вход реверсивного счетчика 2, а через элемент И 11 на счетньй вход вычитающего счетчика 12. Реверсивный сче,тчик 1 работает на вычитание, а реверсивный счетчик 2 - на сложение. После вычитани из счетчика 12 чИ ла на его выходе по вл етс сигнал, I который поступает на вход записи сче чина 12 и. Проход через элемент ИС КЛЮЧАВДЕЕ ИЛИ 10, на вычитающий вход реверсивного счётчика 1. При этом из числа, наход щегос в счетчике 1, вьмитаетс единица а в счетчик 12 вновь записываетс число из регистра 13 основани . При следующем обнулении счетчика 12 из 862 счетчика 1 вычитаетс единица описанным способом до тех пор, пока не вычтетс последн единица. В этот момент на выходе счетчика 1 по вл етс сигнал, поступающий на вход триггера 5и через элемент ШШ 4 на счетный вход счетчика 3. При этом из последнего вычитаетс единица, триггер 5 переключаетс в единичное состо ние, тем самымм запреща прохождение сигналов через элементы ИСКЛЮЧАЩЕЕ ИЖ 9 и 10. Сигнал разрешени подаетс теперь на -элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 7 и 8. В данный момент времени счетчик 1 начнет работать на сложение, а счетчик 2 - на вычитание. На вход счетчика 2 входные импульсы поступают через элемент 9 в течение всего описываемого процесса, врем которого определ етс значением записанного в счетчике 1 числа, повторенного число раз, равного записанному числу в счетчике 12. Число, записанное в счетчике 2, равно квадрату числа, записанного в счетчике 1. Далее устройство работает аналогичным образом. На вход счетчика 1 входные импульсы поступают в течение всего процесса вычитани числа из счетчика 2. Врем это определ етс значением записанного в счетчике 2 числа, повторенного число раз, равного записанному числу в счетчике 12. Число, записанное в счетчике 1, равно числу , записанному в счетчике 1 первоначально , в третьей степени. При обнулении счетчика 2 сигнал с, его выхода через элемент ИЛИ 4 . поступает на вход счетчика 3 и триггер 5. При этом из счетчика 3 вычитаетс единица, триггер 5 переключаетс в нулевое состо ние, тем самым запреща прохождение сигналов через элементы ИЛИ 7 и 8. В этот момент времени счетчик 1 начинает работать на вычитание, а счетчик 2 - на сложение. Описываемые процессы продолжаютс до тех пор, пока из счетчика 3 не вычтетс последн единица. Тогда сигнал с его выхода переключит триггер 6в первоначальное состо ние. Сигналы обнулени с выходов счетчиков 1, 2, 3 и 12 подготавливают очередной этап вычислений . На выходе элементов И группы в этот момент регистрируетс код, равный числу, записанному в счетчике 1, в степени, определ емой числом, записанным в счетчик 3.11 The invention relates to computing and can be used in the development of digital computing machines for calculating power functions. The aim of the invention is to reduce hardware costs. The drawing shows a block diagram of the device. The device contains reversible counters 1 and 2, an insertable counter 3, the element OR. ,, the first trigger 5, the second trigger 6, the elements EXCLUSIVE OR 7-10, the element 11, the subtracting counter 12, the base register 13, the register of indicator 14, a group of elements ШШ 15, an input 17 for starting the device, an input 18 for clock pulses, a group for elements И 19. The device operates as follows. In the initial state of the device. counters 1, ,, 3, and 12 are cleared. Triggers 5 and 6 are in one state. At the input of the element 11, there is a prohibition signal. A parallel transfer to the reversible 1 and subtracting 12 counters from the base register 13 introduces a number equal to the base of the degree, and the number 3 corresponding to the power indicator minus one is entered into the 3-number counter, the trigger 6 at the start input 17 triggers the zero state and the input element ta and 11 receives a resolution signal. The trigger 5 is turned to zero, the state and the signal. the resolution is fed to the elements of the IC1 KGEA ORDER 9 and 10. The pulses arriving at the clock input 18 of the device are transmitted through the EXCLUSIVE OR 9 element to the summing input of the reversing counter 2, and through the element 11 to the counting input of the subtracting counter 12. Reverse shear, point 1 works on subtraction, and the reversible counter 2 - on addition. After subtracting 12 hours from the counter, a signal appears at its output, I, which is fed to the record entry 12 and. The passage through the ICLE KEY or 10 element to the subtracting input of the reversible counter 1. In this case, one is selected from the number in counter 1, and the number from base register 13 is again written to counter 12. Upon the next zeroing of the counter 12, from 862 counter 1, the unit is subtracted by the method described until the last unit is subtracted. At this moment, at the output of counter 1, a signal arrives at the input of flip-flop 5, and through the SHSh 4 element to the counting input of counter 3. One is subtracted from the latter, flip-flop 5 switches to one state, thereby prohibiting the passage of signals through the EXCLUSIVE elements IZH 9 and 10. The permission signal is now applied to the - EXCLUSIVE OR 7 and 8 elements. At this point in time, counter 1 will start to work on addition, and counter 2 to work on subtraction. The input pulses go to the input of counter 2 through element 9 during the entire described process, the time of which is determined by the value of the number recorded in the counter 1, repeated number of times equal to the recorded number in counter 12. The number recorded in counter 2 is equal to the square of the number recorded in the counter 1. Next, the device works in a similar way. The input pulses go to the input of counter 1 during the entire process of subtracting the number from counter 2. Time is determined by the value recorded in counter 2, a number repeated times equal to the recorded number in counter 12. The number recorded in counter 1 is equal to the number recorded in counter 1 initially, in the third degree. When counter 2 is reset, signal s, its output through the element OR 4. enters the input of counter 3 and trigger 5. In this case, one is subtracted from counter 3, trigger 5 switches to the zero state, thereby preventing signals from passing through the elements OR 7 and 8. At this time, counter 1 begins to work for subtraction, and counter 2 - on addition. The described processes continue until the last unit is subtracted from counter 3. Then the signal from its output switches the trigger 6 to the initial state. The zeroing signals from the outputs of counters 1, 2, 3 and 12 prepare the next stage of calculations. At the output of the AND elements of the group, a code equal to the number recorded in counter 1 is registered at this moment to the extent determined by the number recorded in counter 3.

Claims

CONSTRUCTION DEVICE

To the DEGREE, containing the AND element, the first OR element, the group of AND elements, the first trigger, the first input of which% is connected to the output of the first OR element, characterized in that, in order to reduce hardware costs, it contains a second trigger, four EXCLUSIVE OR elements, a group OR elements, first and second reversible counters, second OR element, base register, indicator register, first and second subtracting counters, outputs of the base register are connected to the bit inputs of the first reversible counter and the first subtracting the counter, the outputs of the indicator register are connected to the discharge inputs of the second subtracting counter, the negative overflow output of which is connected to the first input of the second trigger, the second input of which is connected to the device start input and the first input of the first OR element / the second input of which is connected to the first input of the second OR element and the negative overflow output of the first reversible counter, the subtraction input of which is connected to the output of the first element EXCLUSIVE OR, the first input of which is connected to the negative output an overflow of the first subtracting counter and the first input of the second EXCLUSIVE OR element, the output of which is connected to the subtraction input of the second reverse counter, the negative overflow output of which is connected to the second inputs of the first trigger and the second OR element, the output of which is connected to the counting input of the second subtracting counter, direct output the first trigger is connected g yen with the second input of the first and the first input of the third element EXCLUSIVE OR, the inverse output of the first trigger is connected to the first input the second and second inputs of the second EXCLUSIVE OR elements, the second inputs of the third and fourth EXCLUSIVE OR elements are combined and connected to the first input of the AND element and the clock input of the device, the second input of the And element is connected to the inverse output of the second trigger, the direct output of which is connected to the first inputs of the elements And groups whose second inputs are connected respectively to the outputs of the elements OR groups whose inputs are connected respectively to the bit outputs of the first and second reversible counters, the outputs of the third and h tvertogo exclusive OR elements are connected respectively to the second summing input and a first reversible counter, recording the first input of the subtracter counter is connected with its output underflow.

171786 2