SU1164720A1 - Ассоциативный матричный процессор - Google Patents

Description

л юпщх команд, первый и второй выхо ды регистра интерфейса подключены соответственно к входу блока, первым входам элементов И первой группы и первому входу генератора синхросигналов , второй вход, первый, второй, третий, четвертый и п тый выходы : которого соединены соответственно с входом блока, вторыми входами элементов И первой группы, первыми входами элементов И второй группы, управл ющим входом регистра управл ющих команд, управл ющим входом регистра микрокоманд и выходом блока, информационный вход, первый и второй выходы регистра управл ю1цих команд подключены соответственно к выходу пам ти управл ющих команд, входу пам ти микрокоманд и вторым входам элементов И второй группы, информационный вход и выходы регистра микрокоманд соединены соответст-. венно с выходом пам ти микрокоманд и выходом блока.

3.Процессор поп. 2,отлич ающийс   тем, что второй блок управлени  содержит дешифратор, вход Которого подключен к выходу регистра микрокоманд а выходы дешифратора соединены с выходом блока.

4.Процессор по п. 1, отличающийс  тем, что операцион ный блок содержит сумматор, три триггера , коммутатор, элемент И и элемент ИЛИ, первый и второй иход и Ъыход которого соединены с выходом второго триггера, управл ющим входом и третьим выходом блока, вход переноса, первый и второй информационный вход,

управл ющий вход, выход результата и выход переноса сумматора подключены соответственно к выходу первого триггера, первому и второму информационным входам блока, управл ющему

,входу блока, первому входу элемента Ни информационному входу первого триггера, -синхровход и выход первого триггера соединены соответственно с управл ющим входом и первым выходом блока, второй вход и выход элемента И подключены соответственно к выходуэлемента ИЛИ и информационному входу второго триггера, управл ющий вход которого соединен с управл ющим входом блока, управл ющий

I вход, первый, второй и третий входы и выход коммутатора подключены соответственно к управл ющ« му входу блока , первому входу-выходу сдвига бло ка, выходу элемента И, второму входу-выходу сдэига блока и информационному входу третьего триггера, управл ю1101Й вход которого соединен с управл кицим входом блока, а выход этого триггера подключен к второму выходу и второму входу-выходу сдвига блока.

Иэобретение относитс  -к вычислительной технике и может : быть исj цольэовано дл  параллельной обработки информации. Известен ассоциативный параллельный процессор, содержащий три матрицы ассоциативной пам ти, построенные на специальных элементах АЗУ, местное устройство управлени , внеш . нее устройство управлени  и входные устройства с регистрами опроса, запи си и считывани  ij. Однако подобные процессоры пока не нашли практического применени  из-за громоздкости алгоритмов обра ботки данных, дороговизны специальных элементов, большой лотребл емой мощности.- Наиболее близким к изобретению  вл етс  ассоциативный матричный процессор, содержащий устройство управлени , блок параллельного ввода-вывода , ассоциативный матринный модуль, содержапдай матрицу пам ти, обрабатывающие элементы на каждую строку пам ти, перестановочную сеть, мультиплексор (блок коммутации ). Матрица пам ти св зана с обрабатывающими элементами: через перестановочную сеть и мультиплексор. Обработка информации происходит в обрабатывающих элементах путем последовательного вьшесени  разр дного среза из матрицы пам ти. Выборка раз р дного среза осуществл етс  с помощью сложной перестановочной сети, составл ющей 80% стоимости матрицы пам ти 2 и З . Недостатком данного процессора  в л етс  необходимость прохождени  HH формации как в режиме записи ее в матрицу пам ти, так и-в режиме выбор ки через сложную перестановочную сеть, что приводит к значительному снижению быстродействи  процессора, а также надежности процессора в цело так как перестановочна  сеть состоит из большого количества элементов. Кроме того, в процессоре отсутствует параллелизм в подготовке и обработке массивов данных, так как блок параллельного ввода-вывода подготавливает только восемь тридцатидвухразр дных слов. После передачи этих слов в мат рицу пам ти-можно подготовить следующие восемь слов, т.к. обменные операции в процессоре STARAN протекают сравнительно медленно. Целью изобретени   вл етс  повышение быстродействи . Поставленна  цель достигаетс  тем что в ассоциативный матричный процессор , содержащий первую группу из п 3апоминаюпцте элементов, п операционных блоков, п коммутаторов и пер вый блок управлени , первый, второй и третий выходы и вход которого соединены соответственно с управл к циьш входами коммутаторов, входами записи запоминающих элементов первой группы , управл ющими входами операционны блоков и управл ющим входом процесср ра, причем первый вход-выход сдвига каадого операционного блока подключен к вторым входам-выходам сдвига предшествующего операционного блокаj первый информационный вход, первый, второй и третий выходы каждого опера ционного блока соединены соответственно с выходом соответствующего за- поминающего элемента первой группы, первым и вторым информационными входами соответствующего коммутатора и входом разрещени  обращени  соответ- ствуницего запоминающего элемента первой группы, информационньй вход которого подключен к выходу соответству ющего коммутатора, введены блок буферной пам ти, второй блок управлени  и вторую группу запоминающих элемен1 204 тов, управл ющие входы, информационные входы, входы разрешени  обращени  и выходы которых соединены соответственно с четвертым выходом первого блока управлени , выходами соответствующих коммутаторов, третьими выходами и вторыми информационными входами соответствующих операционных блоков, вкод и выход второго блока управлени  подключены соответственно к управл ющему входу процессора и управл ющему входу блока буферной пам ти, первые входы-выхода которого соединены с информационным входом выходом процессора, а вторые входывыходы подключены к третьим информационным входам соответствующих KOMMV т тооов и выходам ссответствзгющих запоминающих элем ентов первой группы . . При этом первый управлени  содержит генератор синхросигналов, регистр интерфейса, пам ть управл ющих комавд, регистр управл ющих команд , пам ть микрокоманд, регистр микрокоманд, две группы элементов И и группу элементов ИЛИ, первые и вторые входы и выходы которых со.единены с выходами соответствующих элементов И первой и второй трупп и входом пам ти управл ющих команд, первый и второй выходы регистра интерфейса подключены соответственно к входу блока, первым входам элементов И первой группы и первому входу генератора синхросигналов, второй вход, первый, второй, третий, четвертый и п тый выходы которого соединены соответственно с входом блока, вторыми входами элементов И первой группы, первыми входами элементов И второй группы, управл ющим входом регистра равл ющих команд, управл ющим входом регистра микрокоманд и выходом блока, информационный вход, первый и второй выходы регистра управл ющих команд подключены соответственно к выходу йам ти управл ющих команд, входу пам ти микрокоманд и вторым входам элементов И второй группы, информационный вход и выходы регистра микрокоманд соединены соотетственно с выходом пам ти т крокоанд и выходом блока. Второй блок управлени  содержит ешифратор, вход которого подключен вьпсоду регистра микрокоманд, а выходы дешифратора соединены с выходом блока. Операционный блок содержит сумматор , три триггера, коммутатор, эле мент И и элемент ИЛИ, первый и второй вход и выход которого соединены с вы ходом второго триггера, управл ющим входом и третьим выходом блока вход переноса,первый и второй информационный вход, управл ющий вход, выход результата и переноса сумматора подключены соответственно к выходу первого триггера, первому и второму инфорьйционным входам блока, управл ющему входу блока,первому вхо ду элемента И и информационному вход первого триггера, синхровход и выход первого триггера соединены соответст венно с управл ющим входом и первым .выходом блока, второй блок и выход элемента И подключены соответственно к выходу элемента ИЛИ и информационному входу второго триггера, управл ющий вход которого соединен с управл ющим входом блока, управл ющий вход, первый, второй и третий входы и выход коммутатора подключены соответственно к управл ющему входу блока , первому входу-выходу сдвига блока ,выходу элемента И второму входу-вы ходу сдвига блока,и информационному входу третьего триггера,управл ющий вход которого соединен с управл ющим входом блока,а выход этого триггера по ключен к второму выходу и второму входу выходу сдвига блока. На фиг. 1 приведена структурна  схема ассоциативного матричного процессора; на фиг. 2 -г принципиальна  схема операционного блока; на. фиг. 3 - структурна  схема одного узла блока буферной пам ти; на фиг. 4 - схема первого блока управлени ; на фиг. 5 - то же, второго блока управлени ; на фиг. 6 - схема св зей восьми операционных блоков с . соответствующими коммутаторами; на фиг. 7 - -таблица функций, выполн емы сумматором операционного блока; на фиг. 8 - разбиение  чеек блока буфер ной пам ти на нечетные и четные груп пы с целью подключени  их к регистра сдвига. Процессор содержит (фиг. I) две идентичные запоминак дие матрицы, состо щие из п запоминакицих элементов с .произвольной выборкой 1| , Ig 1 ft и 2 , 2,...2, операционные блок . , 3.,, коммутаторы 4, , г блок буферной пам ти 5 и два бло6 и.7 управлени . Входы 8, 8,..., р и выходы 9f, 9,...,9р процессора подключены к перььм входам и выходам блока 5, вторые выходы которого соединены с вторыми входами соответствующих коммутаторов 4, 42,-.-,4. Информационные входы одноименных элементов If, 2j, 1 и 2у,... , 1, и 2 двух матри1 объединены и подключены к выходам соответствующих коммутаторов 4( , 4,,..,4j. Выходы элементов 2t,2j,,.,,2n соединены с первыми входами соответствующих блоков 31, 3 ,.. . ,3f,, вторые входы которых объединены с вторыми входами блока 5 и подключены к входам соответствующих элементов 1 ,22 ,. . ., I. Входы разрешени  обращени  одноименных элементов 1 и 2, 1- и 22,... 1) и 2 объединены и подсоединены к вторым выходам соответствующих блоков 3 ,3, .. .3,, первые выходы которых подключены к первым входам соответствующих коммутаторов 4,, 4,,,...,4. Ч . +2 Третий выход блока 3 подключен третьему входу коммутатора 4, к четвертому входу коммутатора 4г, п тому входу коммутатора 4 и т.д.. Третий вход блока 32 подключен к третьему входу коммутатора 42, к четвертому входу коммутатора 4, п тому входу коммутатора 4 и т.д.. Каждый ,. блок 3,3-,...3 через первые вход и выход сдвига подключен соответственно к вторым выходу и входу сдвига предыдущего, блока 3, а первые вход и выход сдвига блока 3/ соединены соответственно с вторыми выходом и входом сдвига.блока 3,,. Управл ющие входы коммутаторов 4. ,4,.. . ,4 элементов 1-( , Ц 2, ,2,.. .,2„ и блоков 3,|, 3,,...,3;, соответственно объединены и соединены управл ющими шинами 10-13 с выходами блока 6. Управл ющий вход блока 5 соединен с вькодом блока 7 управл - ницей шиной 14. Входы блоков 6 и 7 подключены к управл ющему входу 15 процессора.. Операционный блок (фиг. 2) содержит одноразр дный сумматор 16, логические элементы И 17 и: ИЛИ 18, триггеры 19, 20 и 21 и коммутатор 22, два информационных входа, выход переноса, информационный и управл ющий выходы, первые и вторые входы и выходы сдвига и управл ющий вход. Первые два входа сумматора 16 соединены синформационными входами блоками, первьй- вьшод сумматора 16 подключен к входу триггера 19, выход которого соединен с выходом переноса блока 3 и третьим входом сумматора J6. Второй выход суммато ра 16 соединен с вторым входом элемента 17. Вход триггера 20 и второй вход коммутатора 22 объединены и подключены к выходу .элемента 17. Выход триггера 20 соединен с первым входом элемента 18, выход которого  в л етс  управл ющим выходом блока 3 и подключен к первому входу элемента 17 Первый и третий входы коммутатора 22  вл ютс  соответственно, первым и вто- рым входами сдвига блока 3. Выход ком мутатора 22 соединен с входом триггег ра 21, выход которого  вл етс  инфор: мационным вьосодом блока 3, а .также . первым и вторым выходами сдвига блока 3. Управл ющие входы сумматора 16, триггеров 19, 20 и 21 коммутатора 22 и второй вход элемента 18 подключены соответственно к выходам 13, 13, 13, 13, 13, 135 управл ющей шины 13 блока 3. Блок 5 разбит на п/м иден тичных узлов, каждый из которых (фиг. 3.) содержит два блока регистр ров 23, 232....,23 и 24,, ,.. 24)f сдвига, коммутаторы 25,,25-,..., 25 к и 26,26,,...,26, чейки 27 ,,27,...,27 пам ти, сгруппированные определенным образом в четные и нечетные группы (фиг. 7), н выходной коммутатор 28. Параллельные регистров 23 ,232 ,... ,23((, А, ,24, ,.. 24,( объединены и подключены к .одному из входов 8 процессора, а параллельные .выходы этих регистров соединены с коммутатором 29. Выход коммутатора 28  вл етс  одним из выходов 9 процессора . Последовательные выхода регнстров 23f ,23,... ,23(с подсоединены к вторым 27,,27,,...,27 входам k чп-ЗЦ: 27 27,(,j нечетных групп, а 27. последовательные выходы регистров 24 ,24,.. . ,24. подсоединены к втО рым входам  чеек 271(., ,21,27, 27.ц, 27,(,j.. .,27 четных групп Первые входы  чеек 21 f ,21 t ,27 -121  вл ютс  вторыми входами блока 5, а их выходы  вл ютс  вторыми выходами блока 5 и подключены к входам соответствующих коммутаторов 25, 254,...,25к и 26,26г,...,26зс. Выхо1 208 ды коммутаторов 25 ,25,25| н 26(,26j , . ,. ,26;j( соединены с последовательными входами соответствующих,, регистров 23 ,23 ,... ,23|( и 24, 24 ,. .. ,24)t. Управл ющие входы коммутаторов 26f ,26 .... ,26|, 25.(, 252,...,25 к и 28, регистров 23, 23, .. ;.,23, 24,24,.,.,24|j и  чеек 27,27-2 ,... ,27|„ соответствующими шинами соединены с управл ющей шиной 14 блока 5. . Блок 6 управлени  (фнг. 4) срстоит из узла 29 микропрограммного управлени , генератора 30. синхросигналов и регистра 31 интерфейса, прнчем узел 29 содержит пам ть 32 управл ющих команд, пам ть 33 микрокоманд, регистр 34 управл ющих команд, регтнстр 35 микрокоманд, группы логических элементов, кажда  из которых со- стоит из двух элементов И 36 и 37, и одного элемента ШШ 38. При этом входы элементов lUW 38 подюпочены к входам элешнтов И 36 и 37, а вьосоды - к адресньм входам пам ти 32« выход которой подключем к информационным входам регистра 34, Перва  группа выходов этого регистра подсоэдннена к адресным, входам пам1гги 33, а втора  - к первым входам элементов 37 всех групп логических элементов . Первые входы всех элементов 36 подключены к первой группе выходов регистра 31, втора  группа выходов которого подключена к входу генератора 30. П ть выходов генера- тора 30 подключены соответственно К объединенным вторьм входам элемеитов 36, к объединеишш вторым входам элементов 37, к управл ющим входам регистра 34 и регистра 35, а также к выходной управл ющей шше 13. Шестой выход генератора 30 подключен к управл кщему входу 15 процессора. Блок 7 (фиг. 5) состоит нз узла 39 микропрограммного управлени , генератора 40 синхросигналов и регистра 41 интерфейса, причем узел 30 содержит пам ть 42 управл ющих команд , пам ть 43 микрокоманд, регистр 44 управл ющих команд, регистр 45 микрокоманд, группы логических элемен. тов, кажда  из которых состоит из вух элементов И 46 и 47 и одного элемента ИЛИ 48, а также дешифратор 49. При этом входы элементов ИЛИ 48 подключены к выходам элементов И 46 47, а вьпсоды - к адресным входам пам ти 42, выход которой подключен I к информационным входам регистра 44, Перва  группа выходов этого регистра подсоединена к адресным входам пам ти 43, а втора  к первым входам элементов 47 всех групп логичес ких элементов. Первые входы ;всех эле ментов 46 подключены к первой группе выходов регистра 41, втора  группа выходов которого подключена к входу генератора 40. П ть выходов генеоатора 40 подключены соответственно к объединенным вторым входам элементов 46, к рбъеданенным вторым входам эле ментов 47, к управл ющим входам регистра 44 и регистра 45 и к входам 14,, 144 управл ющей шины 14. Шестой выход генератора 40 подключен к управл ющему входу 15 процессора. Выходы регистра 45 с первой по п тую группы подключены соответствен но к входам 14 -14f управл ющей шины 14, а шеста  группа выходов соединена с входом дешифратора 49, выходы которого подключены к входу 14 г управл ющей шины 14 блока 7. Функционирование ассоциативного .матричного процессора (фиг. 1) проис ходит следующим образом. На первом этапе осуществл етс  загрузка последовательно по словам поканалам 8,8,,..,8р массивов данных сначала в блок 5, а затем ввод этих же массивов данных уже последовательно по разр дам и параллельно по словам через вторые входы коммутато- ров 4 ,4-2.. .. ,4 , в элементы ... 1) и 2 ,,2 ,.. . ,2 , причем в обе запоминающие матрицы записываетс  идентична  информаци . Необходимость хранени  идентичной информации в обеих группах элементов 1 ,..., 1|, и 2,,..,2f, объ сн етс  тем, что при, выполнении р да арифметических илогических операций необходимо одновремен но обращатьс  к разниц разр дным сла сам одного и того же массива данных, что существенно сказываетс  на скорости вьшолнени  данных операций. Коммутаторы 4(. ,4, .. ,4 настраиваютс  на пропускание информации из блока 5 или с другого направлени  с помощью управл ющих сигналов, поступающих из блока 6 -по шине 10. Основным решающим ресурсом в предлагаемом процессоре  вл етс  ассоциативное запоминающее решающее поле (АЗРП), содержащее 11 010 входные коммутаторы 4 ,4j,,.. . ,4, две запоминающие матрицы ЗЛементйв 1 tJz -л 2 ,22,.. . ,2„ и блоки 3 ,3 ,... ,3 п- При этом кажда  запоминающа  матрица представл ет собой массив запоминающих элементов оперативной пам ти с произвольной выборкой с организацией N х 1 бит, где N число бит в одном элементе 1 или 2. Очевидно , что в одном элементе можно разместить N/k k-разр дных слов, а в одной запоминающей матрице N/k It-разр дных массивов данных, т.е. каждый массив в запоминающей матрице размещаетс  в своей коикретно адресуемой зоне. Таким образом, кажда  запоминающа  матрица разбиваетс  на конкретно адресуемые зоны, в которых хран тс  как масивы-операнды, так и массивырезультаты . При этом адресаци  к зоне и определенному разр дному слайсу в этой-зоне осуществл етс  в .соответствии с кодовыми комбинаци ми, приход щими по управл ющим шинам Пи J 2 с блока 6. Обработка массивов данных осуществл етс  в блоках 3,3,:.,. ,3 fl путем последовательного считывани  в них разр дных слайсов этих массивов. I Так, например, дл .выполнени  сложени  Двух массивов необходимо повторить столько элементарных сложений , сколько значащш: разр дных слайсов содержитс  в массивах-операндах . При этом каждое элементарное сложение состоит из двух тактов. В первом такте одноименные слайсы счи- тьюаютс  с двух матриц lf,lg,...,l, и 2,,2, 2,..2 и посьшаютс  по двум информационным каналам в блоки 3{ ,32,...,3, где происходит их сложение, запоминание результата сложени  и результата переноса, если таковой имеетс . Настройка всех блоков 3,...,3, на выполнение конкретной операции осуществл етс  в соответствии с управл ющими сигналами, приход щими по шине 13 из блока 6. Во вторым такте результат сложени  с информационных выходов блоков 3,...,3fl пропускаетс  через третьи -входы коммутаторов 4, ...,4„ и записываетс  в оба запоминающие элементы матриц 1,...,Т„ и 2|....,2jj, Переносы, воз никающие при сложении старших разр дных слайсов, считываютс  с выходов переноса блоков 3,...,3 и через первые входы коммутаторов 4,.., n записываютс  в зону массива-резуль тата матриц 1 (,...,„ и 2,..,,2. Наличие управл ющих выходов в бло как 3(,...3 позвол ет выборочно работать с определенными строками мат риц 1,|,.,.,1п и 2,,.,. 2р. Так, если на управл ющих выходах каких-то блоков 3 присутствует уровень логического О, поступающий на управл ющи входы соответствуклцих- одноименных элементов I и 2, то-эти строки исключаютс  из работы. Исключение заключаетс  в том, что в данные элемен ты нельз  записывать или считывать на них информацию. Така  организаци  предлагаемого процессора позвол ет .проводить операции как со всеми чис лами в .массиве данных, так и с выделенным подмассивом. Группа входов в коммутаторах 4jj...,4, начина  с четвертого, предназначена дл  осуществлени  пере становочных операций в предлагаемом процессоре. Св зи восьми блоков 3 с соответствующими коммутаторами (фиг. б) позвол ет осуществл ть стандартные перестановки 1 х 1,2 х 2 и 4 X 4. Третьи входы коммутаторов 4,...,4 предназначены дл  коммутировани  информационных бит с соответ ствующих блоков 3,..,.3. Когда же . необходимо осуще.ствить попарную перестановку информационных бит, коммутаторы 4,...,4 настраиваютс  на пропу екание информации с четвертого входа, При этом информаци  с блока 3 i будет считана с выхода коммутатора 4-, а информаци  с блока 3 g с выхода коммутатора 4,f. Аналогично дл  всех ос тадьных пар блоков 3 и коммутаторов, Дл  осуществлени  перестановок 2 х.2 или 4x4 коммутаторы необходимо настроить на пропускание информации соответственно с 5 и 6.входов. Полут ченный на выходах коммутаторов инфор мационный слайс записываетс  в матри це пам ти. Очевидно, что .дл  перестановки слов в массиве операцию конкретной перестановки надо повто рить дл  каждого слайса данного маесива . В том случае, если надо провести нестандартные перестановки, ин- формационньш слайс несколько раз пропускаетс  через коммутаторы 4|,... 4(j. Так, например, дл  перестановки содержимого блока 3 с номером 1, 2, 3, 4 и 5, 6, 7, 8 в блок 3 соответственно с номерами 4, 3,2, 1 и 8, 7, 20 6, 5 необходимо исходный информационный слайс два зды пропустить через коммутаторы 4,.,.. ,4, в первый раз настроить их на перестановку 2 Хо2, а во второй раз на перестановку 1x1. Наличие первых и вторых входов и выходов сдвига блоков 3,...,3 позвол ет в предлагаемом процессоре в сочетайии с заложенньми перестановками осуществл ть сложные обменнь1е рации между блоками 3. Полученные в процессоре обработки массивы-резульТаты переписываютс  в блок 5 последо вательно по разр дам и параллельно по словам, а затем последовательно по словам с выходов 9,...,9р считываютс  во внешнее ОЗУ. Таким образом, наличие блока 5 в предлагаемом процессоре позвол ет параллельно вести обработку массивов данных в АЗРП и осуществл ть загрузку новых массивов или выгрузку полу- ченных массивов-результатов. Обработка информации, хран щейс  , I f и ,. .. ,2)| в элементах 1 ,...,In и 2 осуществл етс  в блохах 3,,.... , (фиг. 2). Набор логических и арифметических операций, выполн емых каждьм блоком 3, определ етс  сумматором 6 Р помощи которого можно осущест-. вл ть любую из 16 логических операций и операцию сложени  над двум  ;операндами (согласно таблице, приведенной на фиг. 7). Ввиду отсутстви  микросхемы одноразр дного АЛУ можно применить серийно выпускаемую микросхему К155МПЗ| предназначенную дл  логической и арифметической.обработки двух четерехразр дных операндов . При этом дл  работы используютс  два младших входа и вход переноса. Выбор одной из 16 логических операций и арифметической операции сложени  осуществл етс  путем подачи соответствующего кодовой комбинации с выхода 13 управл ющей шины 13. Триггер I9 служит дл  запоминани  переноса при арифметической обработке данных. Триггер 20 предназначен дл  определени  тех строк в матрицах If «Ц и 24,..,2, которые .подлежат обработке. Триггер 21 служит дл  запоминани  результата логической .и арифметической обработки. Коммутатор 22 предназначен дл  коммутации информации с трех входов с целью записи ее в триггер 21 либо с предыдущего блока 3.j , либо с сумматора

131

16 данного блока 3;, либо с последук цего блока 3}, . Первый и третий входы коммутатора 22 предназначены дл  осуществлени  операций обмена данными между соседними блоками 3. Настройка коммутатора 22 на коммутацию одного информационного входа происходит в соответствии с кодовой комбинацией, поступающей с выхода I3(j шины 13. Элемент ИЛИ 18 позвол ет выдавать на управл ющий выход блока 3 информацию либо с триггера 20, либо с выхода I3j шины. 13. Эле7 мент I7 служит дл  разрешени  или запрета прохождени  информации из сумматора 16 в триггер 20 и в триггер 21. Запись информации в триггеры 19, 20 и 21 происходит по синхрооигналам , поступающим соответственно с выходов 32, 13,, 13J шины 13. При обработке информации один бит первого операнда и один бит второго операнда считываютс  из элементов Ij и 2, и поступают на вход сумматора 16, Результат обработки поступает на второй вход элемента 17. На первом входе элемента 17 присутствует уровень логической 1, поступаю11р1Й либо с триггера 20 через элемент 18, либо с выхода 13/ через элемент 18, что  вл етс  признаком разрешени  работы с данной i-й строкой матриц ,,..., У, и 2,...,2. Далее результат обработки поступает .на вход коммутатора 23, с выхода которого записываетс  в триггер 2I. Одновременно при арифметической обработке пары битов операндов образовавшийс  перенос с первого выхода 16 записываетс  в триггер 19.Результат, записанньйв триггере 19, учитьгоаетс  при сложении последующих пар битов. Полученный результат в триггере 21 может быть записан либо в элементе 1 и 2, либо в соседний блок 3, и 3. . Если требуетс  игнорировать содержимое триггера 20, то по управл ющей шине 13 на вход элемента 18 всех блоков 34,..Ф,3, подаетс  уровень логической 1, что означает разрешение работы со всеми строками. Результат обработки может быть записан также и в триггер 20, что  вл етс  условием выбора данной строки в матрицах I f,..., Ц и 2,...,2 дл  последующей обработки.

Таким образом, операци  обработки двух бит операндов осуществл етс  в

47201/4

два этапа. В начале из запоминающих матриц считываютс  дЕа бита операндов , подаетс  на вход сумматора 16 и результат записываетс  в триггере 5 21. На втором этапе результат может быть записан в матрицы 1 , .. ., Ij и 2|,...,2. В св зи с тем, что блок 3j св зан с последним, блоком 3 в процессоре можно осуществл ть циклические сдвиги информации, содержащиес  а блоке 3f,...,3. Исход  из практической реализации процессора, триггеры 21 на уровне всех блоков 3,...,3(, можно заменить регистрами

5 сдвига. Ввод и вывод k-разр дной информации в предлагаемом процессоре осуществл етс  соответственно через входы 8(,...,8 р и выходы 9,...,9 р Каждый из входов и выходов представл ет собой канал шириной в k-разр - дов. Блок 5 разбит на n/m р-идентичных .узлов (секций) и каждый из них через свои первые входы и выходы подключен к соответствукщ1;ему входу и

5 выходу 8 ,.. .,8 р и 9у,..,,9 р процессора . Все секции работают параллель . но от управл ющих сигналов, поступающих по шине 14 с блока 7. Функционирование одной из секций блока 5

0 (фиг. 3) происходит следующим образом .

Ввод k-разр дной информации в  чейки 27 ,...,27 осуществл етс  через два блока регистров 23,..., 23 JJ и 24|(-,. . . ,24|(. Причем входна  информаци  по шине 8 поступает на параллельные входы всех регистров 23 ,..., 23(, 24| ,... ,2А K, которые поочередно настраиваютс  на режим

Q параллельного приема иьгформации.

Установление режима рабюты регистров 23(,.. . ,23j. и 24,... ,24|f осуществл етс  соответственно с выходов 14 и 14 шины 14. За первые k-тактов

5 осуществл етс  последовательное зане сение k-разр дной информации в регистры 23,...,23 . В это врем  регистры 24,...,24 наход тс  в состо нии поко . По истечении k-тактов ре-

0 гистры 23| ,... ,23)с перевод тс  в режим последовательного сдвига, а регистры 24,...,24 - в режим параллельного занесени  информации. После заполнени  регистров 24, ,...,24| они

5 перевод тс  в режим последовательного сдвига, и начинаетс  заполнение регистров 23, ... ,24 ,Та.к происходит чередование заполнени  считывание двух блоков регистров сдвига. Информаци , считываема  с регистров 23,,. . . ,23|(, подводитс  одновременно к k- чейкам пам ти всех нечетных групп 27 , ... ,27.,.. . ,27. гк 27т-(К4 О регистров 24 ,,..., ц подводитс  к четным группам ,..., 27.(.,..., . г ,,. ,27 ( фиг. 8). В соответствии с кодовой комбинацией, поступающей с выхода 145 ины 14, осуществл етс  выбор режима работы  чеек 27,|,. , . ,27гц. Кроме того, с этого выхода 14 посту пают управл ющие сигналы, которые вы бирают дл  режимов записи или чтени  одну четную или нечетную группу, состо щую из k  чеек пам ти. Таким образом , каждое k-разр дное слово, записанное в регистре сдвига, записыва етс ...в  чейку пам ти за k последовательных тактов, но так как загрузка происходит параллельно в k  чеек пам ти , то за k тактов в  чейках пам т записано k слов. После окончани  загрузки п слов в пам ти блока 5 находитс  массив, который затем может быть переписан .в АХРП параллельно по словам и последовательно по разр дам с вторых выходов блока 5. Точно также массивы-результаты из АЗРП поступают последовательно по разр дам и параллельно по словам на вторые входы блока 5 и непосредственно за-писываютс  в  чейки .. Вывод информации из буфера последовательно по словам с соответствующего выхода 9 происходит следующим образом. Выходы  чеек 27,.,.,27 соединены с коммутаторами 25,...,25)j и 26|,...,26у, причем -выходы нечётных групп  чеек 21 ,. . ., 21, 21t , .. ., 27, ...,27.(„,соединены соо ветственно с входами коммутаторов .25,..,,25, а выходы четных групп ilc-fi 272 ,TfnK.27),yj 27 соединены соответственно с входами . коммутаторов 26,...,26ц. Информаци  поступающа  из первой нечетной группы  чеек 27 ,...,27 через группу коммутаторов 25 ,. . . ,25 j, последовательно заноситс  за k тактов в групп регистров 23i(,... ,23|; . Затем начинаетс  аналогичное заполнение второй группы регистров 24 ,... ,24|j. через входные коммутаторы 26 первой четной группы  чеек 27,, ,... 27 к . При этом из первой группы регистров 23(,...,23 информаци  чере.з выходной коммутатор 28 начинает выдаватьс  с выходов 9 процессора и т.д. Таким образом, происходит поочередное заполнение регистров 23.,...,23 и 24|,...,24к из нечетных и четных групп  чеек 27 ,. . .27|у, при помощи коммутаторов 25., . , (, и 26..., 261 с последующей вьодачей информации через коммутатор 28 с выхода 9 процессора . Функционирование исполнительных ресурсов в процессоре происходит в соответствии с. управл ющими сигналами , приход щими по шинам 10-13 с блока 6 и по щине 14 с блока 7. , Рассмотрим работу блока . 4), Управл ющее слово, содержащее код команды, которую надо выполнить в АЗРП, и сигналы управлени  генератором 30, поступает на регистр 31, с второй группы выходов которого сигналы управлени  подаютс  в генератор 30 и разрешают по вление на его выходах синхросигналов, Сигнал логической 1, снимаемый с первого или с второго выходов генератора 30, поступает соответственно на вторые входы элементов 36 или-37 всех групп соответственно логических элементов уз- ла1 29 и разрешает прохождение информации с двух направлений: либо с первой группы выходов регистра 31, либо с второй группы выходов регистра 34, Присутствие сигналов логической 1 одновременно на двух первых выходах генератора 30 исключаетс . В на- -чальный момент времени сигнал логической 1 подаетс  с первого выхода генератора 30 и разрешает прохождение кода команды, которую необходимо выполнить в АЗРП предлагаемого процессора , на адресные входы пам ти. Управл ющие команды, хран щиес  в пам ти 32, состо т из двух частей: в первой указан адрес соответствующей микрокоманды.в пам ти 33, а во второй - адрес следующей управл ющей команды. Дл  выполнени  той или иной команды (сложить, отн ть, найти, переставить попарно и т.д.) в пам ти 32 соответствии с адресом командой, оступающей с регистра 31, выбирает  определенный список управл ющих оманд. Этому списку управл ющих ког .нд Поставлен в соответствие опрееленный набор микрокоманд в пам ти .3 необходимый дл  выполнени  заданной команды либо над двум  разр дными слайсами (столбцами) двух масси ВОВ данных, либо над одним разр дным слайсом одного массива данных. Списк управл ющих команд, поставленный ему в соответствие набор микрокоманд, повтор етс  столько раз, сколько разр дных слайсов содержат обрабатьшаеные массивы данных (или массивов данных).

Таким образом, после приема адреса команды с регистра.31 и записи первой управл ющей команды в регистр ЗА сигнал логической 1 считываетс  уж с второго выхода генератора 30 и присутствует на этом выходе в течение всего времени обработки мас сива данных. Количество разр дов в первой группе выгсодов регистра 31, а значит и число групп логических элементов определ етс  объемом па м ти 32.

С третьего и четвертого выходов генератора 30 снимаютс  синхросиг налы, по которым в регистры 34 и 35 записьюаютс  информаци , считываема  соответственно с пам ти 32 и пам ти 33. С п того выхода генератора 30 считываютс  синхросигналы, которые, переход  через шину 13, обеспечивают управление работой триггеров блоков 3/,...,3, Шестым входом/выходом генератор 30 через шину 15 соединен с генератором 40 блока 7. С помощью этой шины синхронизируетс  работа генераторов 30 и 40 обоих блоков 6 и 7 на период обменных операций меж ду блоком 5 и АЗРП.

С четырех групп выходов регистра 35 считываютс  кодовые комбинации, осуществл ющие по шинам управ ление работой соответствующих узлов в процессоре.

Блок 7 предназначен дл  управлени функционированием блока 5 и работа его происходит почти аналогично работе блока 6. Разница заключаетс  только в том, что регистр 45 содержит шесть групп выходов, перва  из которык предназначена дл  згправлени  коммутаторами 26f,. ., 26)(, 27.Ц ,... ,27( f втора  дл  управлени  коммутатором 28, треть  и четверта  - соответст венно дл  управлени  регистрами . -.

24, .... ,24j- и 23 ,.. . ,23, п та  - дл формировани  адреса слайса в матрице 27j(,...,27 блока 5, шеста  подсоединена к входу дешифратора 49. В зависимости от кодовой кoмб: шaции, подаваемой на вход дешифратора, в последнем выбираетс  определенна  выходна  шина, котора  выбирает одну группу из k  чеек .27,...,27р )з блоке 5.

К входам 14 и 14j) подключен также п тый выход генератора 40, от синхросигналов которого срабатывают регистр 23, ,...,23 и 24,,...,24,.

Предлагаемый процессор довольно прост в изготовлении и имеет достаточно высокое быстродействие. Так, например, в процессоре STARAN, вз том в качестве базового объекта и выпускаемого -фирмой Goodyear Aerospace Corporation (США), врем  обращени  к матрице пам ти складываетс  из времени прохождени  мультиплексоров, перестраиваемой сети и считывани  или записи информации в пам ть. В предлагаемой процессоре врем  обращени  к пам ти складываетс  из времени прохождени  коммутаторов и времени записи или считывани  информации из запоминающей матрицы. Повышение скорости обработки массивов данных по сравнению с прототипом в пред- лагаемом процессоре обеспечиваетс  также за счет наличи  диух запоминающих матриц, позвол ющи : вести одновременное считывание днух операндов . Кроме того, обработка данных в предлагаемом процессоре ведетс  в операционных блоках с повьппенными функциональными возможност ми, а не . с помощью схемной логики, как в прототипе . Это также повышает быстродействие процессора. Так, например, сложение двух разр дных слайсов в предлагаемом процессоре выполн етс  за два такта, а в прототипе за четыре . Таким образом, обща  производительность достигает примерно 80 млн сложений в секунду в от 40 млн сложений в секуНд1;у дл  модели S-1000.прототипа. Наличие блока буферной пам ти со своим блоком управлени  позвол ет распарахиелить работу процессора, совместив во времени загрузку или разгрузку массивов данныхиз буфера с решением зар;ачи в АЗРП.

5±

C4J

csi

. «V4

s

«и

Фиг.3

Ж

ю

dt

1.

30

Фиг.5

ж::

Фиг.6

Фиг.7

Claims (4)

1. 3. Ассоциативный матричный процессор. STARAN. - Зарубежная радиоэлектроника, 1977, № 1 (прототипЪ (541(57) 1. АССОЦИАТИВНЫЙ МАТРИЧНЫЙ ПРОЦЕССОР, содержащий первую группу из η запоминающих элементов, η операционных блоков, η коммутаторов и первый блок управления, первый, второй и третий выходы и вход которого соединены соответственно с управляющими входами коммутаторов, входами записи запоминающих элементов первой группы, управляющими входами операционных блоков и управляющим входом процессора, причем первый вход—выход сдвига каждого операционного блока подключен к вторым входам—выходам сдвига предшествующего операционного блока, первый информационный вход, первый, второй и третий выходы каждого операционного блока соединены соответственно с выходом соответствующего запоминающего элемента первой группы, первым и вторым информационными входами соответствующего коммутатора и входом разрешения обращения соответ ствующего запоминающего элемента первой группы, информационный вход которого подключен к выходу соответствующего коммутатора, отличающ и й с я тем, что, с целью увеличения быстродействия, он содержит блок буферной памяти, - второй блок управления и вторую группу запоминающих· элементов, управляющие входы, информационные входы, входы разрешения обращения и выходы которых соединены соответственно с четвертым выходом первого блока управления, выходами соответствующих коммутаторов, третьими выходами и вторыми информационными входами соответствующих операцион- S ных блоков, вход и выход второго блока управления подключены соответственно к управляющему входу процессора и управляющему входу блока буферной памяти, первые входы-выходы которого соединены с информационным входом—выходом процессора, а вторые входы-выходы подключены к третьим информационным входам соответствующих коммутаторов и выходам соответствующих запоминающих элементов первой группы.
2. 2. Процессор по π. 1, отличающийся тем, что первый блок управления содержит генератор синхросигналов, регистр интерфейса, память управляющих команд, регистр управляющих команд, память микрокоманд, регистр микрокоманд, две группы элементов И и группу элементов ИЛИ, первые и вторые входы и выходы которых соединены с выходами соответствующих элементов И первой и второй групп и входом памяти управSU „1164720 ляющих команд, первый и второй выходы регистра интерфейса подключены соответственно к входу блока, первым входам элементов И первой группы и первому входу генератора синхросигналов , второй вход, первый, второй, третий, четвертый и пятый выходы которого соединены соответственно с входом блока, вторыми входами элементов И первой группы, первыми входами элементов И второй группы, управляющим входом регистра управляющих команд, управляющим входом регистра микрокоманд и выходом блока, информационный вход, первый и второй выхода регистра управляющих команд подключены соответственно к выходу памяти управляющих команд, входу памяти микрокоманд и вторым входам элементов И второй группы, информационный вход и выходы регистра микрокоманд соединены соответст-. венно с выходом памяти микрокоманд и выходом блока.
3. 3. Процессор по п. 2, о т л и ч ающийс я тем, что второй блок управления содержит дешифратор, вход которого подключен к выходу регистра микрокоманд; а выходы дешифратора соединены с выходом блока.
4. 4. Процессор поп. 1, о т л и - чающийся тем, что операционный блок содержит сумматор, три триг гера, коммутатор, элемент И и элемент ИЛИ, первый и второй вход и “выход которого соединены с выходом второго триггера, управляющим входом и третьим выходом блока, вход переноса, первый и второй информационный вход, управляющий вход, выход результата и выход переноса сумматора подключены соответственно к выходу первого триггера, первому и второму информационным входам блока, управляющему ,входу блока, первому входу элемента Ии информационному входу первого триггера, -синхровход и выход первого триггера соединены соответственно с управляющим входом и первым выходом блока, второй вход и выход элемента И подключены соответственно к выходу'элемента ИЛИ и информационному входу второго триггера, управляющий вход которого соединен с управ< ляклцим входом блока, управляющий !вход, первый, второй и третий входы и выход коммутатора подключены соответственно к управляющему входу блока, первому входу-выходу сдвига блока, выходу элемента И, второму входу-выходу сдвига блока и информационному входу третьего триггера, управляющий вход которого соединен с управляющим входом блока, а выход этого триггера подключен к второму выходу и второму входу-выходу сдвига блока.