.Изобретение относитс к вычисли тельной технике и может быть при .менено в качестве формирователей ад ресных и других типов импульсных сигналов. Цель изобретени - повышение помехоустойчивости. . На фиг. 1 представлена принципиальна электрическа схема устройства; на фиг. 2 - временные диаграммы работы. Формирователь адресных сигналов содержит первый инвертор (транзисторы и 2), второй.инвертор (тран зисторы 3 и 4), третий инвертор (транзисторы 5 и 6), парафазный усилитель (транзисторы 7 и 8), нагрузочный элемент на транзисторе 9 с обеднением в ключевой элемент на транзисторе 10. ВхОд первого инвертора на транзисторах I и 2 вл етс входом формировател , а выход подключен к затвору верхнего транзистора 7 п ра-разного усилител , здтвор транзи тора 8 котораго соединен с входом мировател . Выход парафазного усил тел соединен с входом третьего ;IH вертора (затвор транзистора 6) и с истоком транзистора ключевого элемента Ю, затвор которого подключе к выходу третьего инвертора на тра зисторах 5 и 6, а сток - к входу второго инвертора на транзисторах 21 и 4 и к истоку и затвору нагру зочного элемента на транзисторе 9 с обеднением зар да. Форми;рователь работает следующим образом. При поступлении на вход схемы сигнала с уровнем логического нул ;транзисторы 2 и 8 -закрываютс и на затворе транзистора 6 устанавливае с положительный потенциал. Транзистор 6 открываетс р и на затворе транзистора 10 устанавливаетс нулевой потенциал, транзистор 10 закрываетс и на выход А поступает поло жительчый потенциал, райный напр жению источника питани . Транзистор 4 открываетс и на выходе А устанавливаетс нулевой потенциал. При поступлении на вход схемы сигнала с уровнем логической единицы транзисторы 2 и 8 открываютс и на затворе транзистора 6 устанавливаетс нулевой потенциал. Транзистор 6 закрьшаетс , на затворе транзистора 10 устанавливаетс положительный потенциал , который открьшает транзистор 10, и на входе А устанавливаетс ну-, левой, потенциал. Транзистор 4 закрываетс и .на выходе А устанавливаетс положительный потенциал, равный напр жению источника питани . Работа формирователей адресных сигналов в случае,-если уровень .нул входного адресного сигнала равен пороговому напр жению МОП транзисторов (фиг . 2), вл етс худшим случаем и на вход схемы поступает помеха положительной пол рности. По вление помехи положительной пол рности на входе устройства вызывает понижение потенциала в точ7 ке Ь. Однако понижение потенциала в точке Ь приводит к повышению потенциала в точке С ,. что вызывает открывание транзистора 10 и увеличение тока через транзистор 8, что, в свою очередь, . вызывает повьш ение потенци-: ала в узле о и, соответственно, понижение потенцилла в узле С . Транзистор 10 имеет.двойное управление по истоку и затвору, что приводит к его бы- . строму запиранию и восстановлению потенциала .на выходе А.The invention relates to computing technology and can be replaced as address shapers and other types of pulse signals. The purpose of the invention is to improve noise immunity. . FIG. 1 shows a circuit diagram of the device; in fig. 2 - time diagrams of work. The shaper of the address signals contains the first inverter (transistors and 2), the second. Inverter (transistors 3 and 4), the third inverter (transistors 5 and 6), a paraphase amplifier (transistors 7 and 8), the load element on the transistor 9 with depletion in the key element on the transistor 10. The input of the first inverter on the transistors I and 2 is the input of the shaper, and the output is connected to the gate of the upper transistor 7 of a pa-different amplifier, the transistor 8 which is connected to the input of the sweeper. The output of the paraphase amplifier is connected to the input of the third; IH inverter (gate of transistor 6) and the source of the transistor of the key element Yu, the gate of which is connected to the output of the third inverter on the transistors 5 and 6, and the drain to the input of the second inverter on transistors 21 and 4 and to the source and the gate of the loading element on the transistor 9 with charge depletion. Form; the rover works as follows. When a signal with a logic zero level arrives at the input, transistors 2 and 8 are closed and at the gate of transistor 6 is set to a positive potential. Transistor 6 opens p and the zero potential is set at the gate of transistor 10, transistor 10 closes and the positive potential of the power source is applied to output A. Transistor 4 opens and a zero potential is established at output A. When a signal arrives at the input of a circuit with a logic level, transistors 2 and 8 are opened and a zero potential is set at the gate of transistor 6. The transistor 6 is closed, a positive potential is set at the gate of the transistor 10, which is opened by the transistor 10, and the potential is set at the input A, zero, left. Transistor 4 is closed and a positive potential is established at output A, equal to the voltage of the power source. The operation of address signal conditioners in the case of, if the level of the input address signal is equal to the threshold voltage of the MOS transistors (Fig. 2), is the worst case and the input of the circuit receives interference of positive polarity. The appearance of interference with a positive polarity at the input of the device causes a decrease in the potential at point b. However, a decrease in the potential at point b leads to an increase in the potential at point c,. which causes the opening of the transistor 10 and the increase in current through the transistor 8, which, in turn,. causes an increase in the potential-: ala in the node o and, accordingly, a decrease in the potential in the node С. The transistor 10 has a dual control of the source and the gate, which leads to its by-. Stroma locking and restoration of potential. On exit A.
ТАTA
ff
LALA