SU1149311A1

SU1149311A1 - Generator of substrate bias signal for integrated circuits

Info

Publication number: SU1149311A1
Application number: SU833611605A
Authority: SU
Inventors: Александр Сергеевич ЛУШНИКОВ; Юрий Васильевич Минков; Александр Борисович Однолько; Сергей Николаевич Романов
Original assignee: Предприятие П/Я Р-6429
Priority date: 1983-06-21
Filing date: 1983-06-21
Publication date: 1985-04-07

Abstract

ФОРМИРОВАТЕЛЬ СИГНАЛА НАПРЯЖЕНИЯ СМЕЩЕНИЯ ПОДЛОЖКИ ДЛЯ ИНТЕГРАЛЬНЫХ СХЕМ, содержащий первый конденсатор, первый и второй ключевые транзисторы, одна обкладка первого конденсатора подключена к первой входной шине, друга соединена со стоком, затвором первого и истоком второго ключевых транзисторов, исток первого ключевого транзистора соединен с общей щнной, сток второго ключевого транзистора соединен с выходной щиной, отличающийс тем, что, с целью повышени надежности формировател , он содержит триггер: выполненный на первом и втором транзисторах, пороговые транзисторы, нагрузочный транзистор, второй , третий и четвертый конденсаторы, причем истоки первого и второго транзисторов триггера соединены с истоками пороговых транзисторов и с выходной щиной формировател , затвор первого и сток второго транзисторов триггера соединены со стоком на грузочного транзистора, одной из обкладок третьего конденсатора и затвором второго ключевого транзистора, затвор второго и сток первого транзисторов триггера соединены с одними обкладками второго и четвертого конденсаторов, с затвором и истоком одного порогового транзистора, другие обкладки второго, третьего и четвертого конденсаторов подключены соответственно к персл вой, второй и третьей входным шинам, затвор нагрузочного транзистора соединен с третьей входной щиной, затвор и исток другого порогового транзистора соединены с истоком нагрузочного транзистора. i4 ;о оо Conditioners signal voltage bias of the substrate for an integrated circuit comprising a first capacitor, the first and second switching transistors, one plate of the first capacitor is connected to a first input bus, another coupled to the drain, the gate of the first and a source of the second switching transistors, the source of the first transistor connected to the common schnnoy , the drain of the second key transistor is connected to an output terminal, characterized in that, in order to increase the reliability of the driver, it contains a trigger: performed on the first and in transistors, threshold transistors, a load transistor, the second, third and fourth capacitors, the sources of the first and second transistors of the trigger are connected to the sources of the threshold transistors and the output transducer, the gate of the first and the drain of the second transistors of the trigger are connected to the drain on the load transistor, one of the plates of the third capacitor and the gate of the second key transistor, the gate of the second and the drain of the first transistor of the trigger are connected to one of the plates of the second and fourth condenses The switches, with the gate and the source of one threshold transistor, the other plates of the second, third and fourth capacitors are connected respectively to the front, second and third input buses, the gate of the load transistor is connected to the third input width, the gate and source of the other threshold transistor are connected to the source of the load transistor . i4; oo

Description

Изобретение относитс к микроэлектронике и может быть использовано при конструировании интегральных схем на МДПтранзисторах .The invention relates to microelectronics and can be used in the design of integrated circuits on MDPtransistors.

Цель изобретени - повышение надежности формировател .The purpose of the invention is to increase the reliability of the driver.

На фиг. 1 приведена принципиальна схема формировател сигнала напр жени смещени подложки; на фиг. 2 - временна диаграмма входных сигналов.FIG. 1 is a schematic diagram of a bias voltage bias signal driver; in fig. 2 - time diagram of input signals.

Формирователь сигнала напр жени смещени подложки дл интегральных схем содержит первый конденсатор 1, первый ключевой транзистор 2, второй ключевой транзистор 3, триггер на транзисторах 4 и 5, пороговые транзисторы 6 и 7, нагрузочный транзистор 8, второй, третий и четвертый конденсаторы 9-11. Перва обкладка конденсатора 1 подключена к первой входной шине 12, втора соединена со стоком и затвором первого ключевого транзистора 2 и истоком второго ключевого транзистора 3, исток транзистора 2 соединен с общей шиной 13, сток транзистора 3 соединен с истоком транзисторов 4 и 5 триггера, истоками пороговых транзисторов 6 и 7 и выходной шиной 14, затвор первого транзистора триггера 4 соединен со стоком транзистора 5, стоком нагрузочного транзистора 8, одной обкладкой третьего конденсатора 10 и с затвором второго ключевого транзистора 3, затвор второго транзистора триггера 5 соединен со стоком первого транзистора триггера 4 одними обкладками второго и четвертого конденсаторов 9 и И, затвором и стоком одного порогового транзистора 7, другие обкладки второго 9, третьего 10 и четвертого 11 конденсаторов подключены соответственно к первой 12, второй 15 и третьей 16 входным шинам, затвор погрузочного транзистора 8 соединен с третьей входной шиной 16, затвор и сток другого порогового транзистора 6 соединен с истоком нагрузочного транзистора 8.The bias voltage driver for the integrated circuits contains the first capacitor 1, the first key transistor 2, the second key transistor 3, the trigger on transistors 4 and 5, the threshold transistors 6 and 7, the load transistor 8, the second, third and fourth capacitors 9-11 . The first capacitor plate 1 is connected to the first input bus 12, the second is connected to the drain and the gate of the first key transistor 2 and the source of the second key transistor 3, the source of the transistor 2 is connected to the common bus 13, the drain of the transistor 3 is connected to the source of the transistors 4 and 5 of the trigger, the sources threshold transistors 6 and 7 and the output bus 14, the gate of the first transistor of the trigger 4 is connected to the drain of the transistor 5, the drain of the load transistor 8, one lining of the third capacitor 10 and the gate of the second key transistor 3, gate p of the second transistor of the trigger 5 is connected to the drain of the first transistor of the trigger 4 by the plates of the second and fourth capacitors 9 and I, the gate and drain of one threshold transistor 7, the other plates of the second 9, third 10 and fourth 11 capacitors are connected respectively to the first 12, second 15 and the third 16 input bus, the gate of the loading transistor 8 is connected to the third input bus 16, the gate and the drain of the other threshold transistor 6 is connected to the source of the load transistor 8.

Формирователь сигнала напр жени смещени подложки работает при подаче последовательности импульсов напр жени одинаковой частоты на входные шины 12, 15, 16 с временными соотношени ми, указанными на фиг. 2. Начала фронтов на первой и второй входных шинах 12 и 15 совпадают, фазы противоположны.The bias voltage bias signal generator operates by applying a voltage pulse train of the same frequency to the input buses 12, 15, 16 with the time ratios indicated in FIG. 2. The beginning of the fronts on the first and second input tires 12 and 15 are the same, the phases are opposite.

Импульс на третьей входной шине 16 опережает импульс на первой входной шине 12 на врем t, равное 0,25-0,1 от периода следовани импульсов.The impulse on the third input bus 16 leads the impulse on the first input bus 12 by a time t equal to 0.25-0.1 of the pulse period.

Импульсы должны иметь амплитуду, превышающую по крайней мере в 1,5-2 раза пороговое напр жение МДП-транзистора .The pulses must have an amplitude greater than at least 1.5–2 times the threshold voltage of the MOSFET.

К началу положительного фронта импульса на первой входной шине 12 затвор транзистора 3 через транзисторы 6 и 8 разр жен до потенциала выходной плюс величина порогового напр жени , транзистор 3 практически закрыт.By the beginning of a positive pulse front on the first input bus 12, the gate of transistor 3 is discharged through transistors 6 and 8 to the output potential plus the threshold voltage, transistor 3 is almost closed.

Во врем положительного полупериода импульса на шине 12 конденсатор 1 зар жаетс до напр жени , равного амплитуде им пульса на шине 12 за вычетом величины порогового напр жени .During the positive half cycle of the pulse on bus 12, capacitor 1 is charged to a voltage equal to the amplitude of the pulse on bus 12 minus the threshold voltage.

. Отрицательный фронт импульса на второй входной шине 15 передаетс через конденсатор 10 на затворы транзисторов 3 и 4, обеспечива надежное запирание этих тран5 зисторов.. The negative edge of the pulse on the second input bus 15 is transmitted through the capacitor 10 to the gates of transistors 3 and 4, ensuring reliable locking of these transistors.

Положительный фронт импульса на шине 12 передаетс через конденсатор 9 на затвор транзистора 5.The positive edge of the pulse on the bus 12 is transmitted through the capacitor 9 to the gate of the transistor 5.

Транзистор 5 удерживаетс в открытомTransistor 5 is held open

„ состо нии так, что падение напр жени между стоком и истоком транзистора 5 существенно меньше напр жени открывани р-п-перехода (стокова область транзистора 5 - подложка), инжектирование носителей не происходит. Это обеспечиваетс тем,In such a state that the voltage drop between the drain and the source of the transistor 5 is substantially less than the opening voltage of the pn junction (the drain region of transistor 5 is the substrate), the injection of carriers does not occur. This is ensured by

5 что в то врем , когда через транзистор 5 протекает максимальный ток, а он максимален во врем отрицательного фронта импульса на шине 15, напр жение на затворе транзистора 5 также максимально, так при5 that while the maximum current flows through the transistor 5, and it is maximum during the negative edge of the pulse on the bus 15, the voltage on the gate of the transistor 5 is also maximum, so

- положительном фронте импульса на входе 12 почти вс амплитуда входного импульса передаетс на затвор транзистора 5.- the positive edge of the pulse at the input 12 is almost the entire amplitude of the input pulse is transmitted to the gate of the transistor 5.

К моменту прихода отрицательного фронта на вход 16 затвор транзистора 5 уже разр жен через транзистор 7 до напр жени выходной шины 14 плюс пороговое напр жение МДП-транзистора. Отрицательным фронтом импульса на входе 16 через конденсатор 11 транзистор 5 надежно закрываетс .By the time the negative front arrives at the input 16, the gate of transistor 5 is already discharged through transistor 7 to the voltage of output bus 14 plus the threshold voltage of the MOS transistor. The negative front of the pulse at the input 16 through the capacitor 11 transistor 5 is securely closed.

Положительный фронт импульса на входе 15 почти полностью передаетс на затворы транзисторов 3 и 4, так как транзистор 5 к этому времени закрыт, а транзистор 8 либо также закрыт, либо открыт небольшим напр жением. The positive edge of the pulse at the input 15 is almost completely transmitted to the gates of transistors 3 and 4, since the transistor 5 is closed by this time, and the transistor 8 is either also closed or open with a small voltage.

5 Высокое напр жение на затворах транзисторов 3 и 4 сохран етс до прихода положительного фронта на входную шину 16, после чего затворы разр жаютс через транзисторы 6 и 8 до потенциала выходной шины плюс пороговое напр жение МДПтранзистора .5 The high voltage on the gates of transistors 3 and 4 is maintained until a positive front arrives at the input bus 16, after which the gates are discharged through transistors 6 and 8 to the potential of the output bus plus the threshold voltage of the MDP transistor.

Во врем отрицательного полупериода импульса на первой входной шине 12 зар д с конденсатора 1 через открытый транзистор 3 передаетс на выходную шину 14.During the negative half cycle of the pulse on the first input bus 12, the charge from the capacitor 1 is transmitted through the open transistor 3 to the output bus 14.

5 Затвор транзистора 5 в это врем через открытый транзистор 4 подключен к выходной шине. Проводимости транзисторов 3 и 4 выбираютс таким образом, чтобы напр жение между стоком и истоком транзисторов 3 и 4 не превышало напр жение открывани пр мосмещенного р-п-перехода, так что и в этом случае неосновные носители не будут инжектироватьс в подложку.5 The gate of the transistor 5 at this time through the open transistor 4 is connected to the output bus. The conductivities of the transistors 3 and 4 are chosen so that the voltage between the drain and the source of the transistors 3 and 4 does not exceed the opening voltage of the direct p-p junction, so that in this case the minority carriers will not be injected into the substrate.

Таким образом, предлагаемый формирователь сигнала напр жени смещени подложки не инжектирует неосновные носители при любых значени х порогового напр жени МДП-транзисторов.Thus, the proposed shaper of the bias voltage of the substrate does not inject minor carriers at any values of the threshold voltage of MIS transistors.

фиг. 2FIG. 2

Claims

SUPPORT OFFSET VOLTAGE SIGNAL SHAPER FOR INTEGRAL CIRCUITS, comprising the first capacitor, the first and second key transistors, one lining of the first capacitor is connected to the first input bus, the other is connected to the drain, the gate of the first and the source of the second key transistors, the source of the first key transistor is connected to the common bus , the drain of the second key transistor is connected to the output bus, characterized in that, in order to increase the reliability of the driver, it contains a trigger: made on the first and Thor transistors, threshold transistors, load transistor, second, third and fourth capacitors, the sources of the first and second trigger transistors connected to the sources of the threshold transistors and the output bus of the driver, the gate of the first and the drain of the second transistors of the trigger connected to the drain of the load transistor, one of the plates the third capacitor and the gate of the second key transistor, the gate of the second and the drain of the first trigger transistors are connected to one of the plates of the second and fourth capacitors, with the gate and source of one threshold transistor, the other plates of the second, third and fourth capacitors are connected to the first, second and third input buses, the gate of the load transistor is connected to the third input bus, the gate and source of another threshold transistor are connected to the source of the load transistor.

SU .... 1149311