го подключен к второму установочному входу второго триггера и первому входу второго элемента ИЛИ, выход которого подключен к установочнотФ; входу третьего счетчика, выход второго тактового генератора подключен к вторым входам первого и второго элементов И, выход переполнени первого счетчика подключен к третьему входу ключа, счетному входу третьего счетчик.а и первому входу седьмого элемента И, выход которого подключен к входу второго элемента задержки , выход которого подключен к второму входу первого элемента ИЛИ и к первому входу третьего элемента ИЛИ, выход которого подключен кIt is connected to the second installation input of the second trigger and the first input of the second OR element, the output of which is connected to the installation terminal; the input of the third counter, the output of the second clock generator is connected to the second inputs of the first and second elements And, the overflow output of the first counter is connected to the third input of the key, the counting input of the third counter.a and the first input of the seventh element And, the output of which is connected to the input of the second delay element, the output of which is connected to the second input of the first element OR, and to the first input of the third element OR, the output of which is connected to
установочным входам первого, второго и четвертого счетчиков, установочному входу п того триггера, второму входу шестого элемента И и установочному входу реверсивного счетчика , счетный вход которого подключен к выходу первого элемента И, второй установочный вход четвертого триггера подключен к выходу первого элемента ИЛИ, третий вход которого соединен с вторьми входами второго и третьего элементов ИЛИ и вл етс входом сброса устройства, вход второго элемента задержки вл етс входом разрешени считывани устройства , выход компаратора подключен к второму входу седьмого элемента И.the installation inputs of the first, second and fourth counters, the installation input of the fifth trigger, the second input of the sixth element And and the installation input of the reversible counter, the counting input of which is connected to the output of the first element And, the second installation input of the fourth trigger is connected to the output of the first element OR, the third input which is connected to the second inputs of the second and third OR elements and is the device reset input, the input of the second delay element is the read enable input of the device, the computer output The rator is connected to the second input of the seventh element I.
Изобретение относитс к технике аналого-дискретного преобразовани процессов, обеспечивает преобразова ние непрерывных сигналов в кодированный амплитудный спектр Уолша, и может быть использовано дл спектрального анализа процессов в базисе функций Уолша. Преобразование Уолша выполн етс в соответствии с выражением ( Р ((- % i o где | 0,N-I - текущий номер дискретного значени измер емой величины (процесса k 0|N-f - номер составл к цей ам плитудного спектра пр п-1 Цесса Bj ; Hickg- целое число, ,yN т.е. вл етс суммой поразр дных произведений двоичных пр дставле- .НИИ указанных индексов. Известны процессоры Уолша с вхо ным АЦП 1 . Недостатком данных процессоров вл етс принципиальна необходимость последойательного во времени преобразовани и обработки данных, а также сложность. Наиболее близким к предлагаемому устройству по технической сущности вл етс аналого-цифровой преобразователь последовательного ступенчатого уравновешивани , содержащий цифроаналоговый преобразователь, входы которого соединены с выходами счетчика, а выход подключен к опорному входу компаратора, измерительный вход которого соединен с измерительной шиной устройства, а выход с входом первого триггера управлени , первый выход которого через элемент И, с другим входом которого соединен тактовый генератор, подсоединен к счетному входу счетчика, выход которого соединен с кодовым выходом устройства, второй вход первого триггера управлени через ключ подсоединен к генератору сигналов циклов , первый управл ющий вход ключа соединен с выходом второго триггера управлени , первый вход которого соединен с шиной сигналов запуска 2 . Недостатком известного устройства вл етс ограниченность функциональных возможностей. Цель изобретени - расширение функциональных возможностей устройства путем вычислени амплитудного спектра Уолша. Указанна цель достигаетс тем, что в устройство, содержащее первый тактовый генератор, выход которого подключен к первому входу ключа, вы ход которого подключен к первому установочному входу первого триггера , первый выход которого подключен к входу сброса цифроаналогового пре образовател и первому входу первого элемента И, выход которого подключен к счетному входу цифроаналогового преобразовател , выход которого подключен к первому входу ком паратора, выход которого подключен к второму установочному входу перво го триггера, второй вход ключа - к вьсходу второго триггера, первый уст новочный вход которого вл етс входом запуска устройства, а второй вход компаратора-- информационным входом устройства, второй тактовьм генератор, введены четыре счетчика, реверсивньй счетчик, третий, четвер тый и п тый триггеры, два элемента задержки, второй, третий, четвертый п тый, шестой и седьмой элементы И, три элемента ИЛИ, выход ключа подключен к счетным входам первого и второго счетчиков и входу первого элемента задержки, выход которого подключен к первому установочному входу третьего триггера, выход кото рого подключен к первому входу втоI рого элемента И, выход которого подключен к управл кш М входам второго и третьего счетчиков и счетному вхо .ду четвертого счетчика, выход переполнени которого подключен к второму установочному входу третьего триггера и первым входам третьего и четвертого элементов И, выходы которых подключены соответственно к первому входу первого элемента ИЛИ и первому установочному входу четвертого триггера, первый и второй выходы которого подключены соответственно к суммирующему и вычитающему входам реверсивного счетчика, информационный выход которого вл етс И1 ормационным выходом устройства , выходы младших разр дов второго и третьего счетчиков подключены соответственно к первому и второму входам п того элемента И, выход которого подключен к тактовому входу п того триггера, первый и второй выходы которого подключены к вторым входам соответственно третьего и четвертого элементов И, третьи входы которых подключены к второму вы276 ,4 ходу первого триггера, выход пере полнени третьего счетчика - к перво чу входу шестого элемента И, выход которого подключен к второму установочному входу второго триггера и перво.му входу второго элемента ИЛИ, выход которого подключен к установочному входу третьего счетчика , выход второго тактового гене- ратора - к вторым входам первого и второго элемента И, выход переполнени первого счетчика - к третьему входу ключа, счетному входу третьего счетчика и первому входу седьмого элемента И, выход которого подключен к входу второго элемента задержки , выход которого подключен к второму входу первого элемента ИЛИ и первому входу третьего элемента ИЛИ, выход которого подключен к установочным входам первого, второго и четвертого счетчиков, установочному входу п того регистра, второму входу шестого элемента И и установочному входу резистивного счетчика, счетный вход которого подключен к выходу первого элемента И, второй установочньй вход четвертого триггера - к выходу первого элемента ИЛИ, третий вход которого соединен с. вторыми входами второго и третьего элементов ИЛИ и вл етс входом сброса устройства, вход второго элемента задержки вл етс входом разрешени считьшани устройства , выход компаратора подклю ен к второму входу седьмого элемента И. На чертеже изображена функциональна схема устройства. Устройство содержит информационный вход 1, цифроаналоговый преобразователь (ЦАП) 2 (с внутренним счетчиком ) , компаратор 3, вход 4 запуска , реверсивный счетчик 5, счетчик 6 циклов, тактовый генератор 7 (сигналов , циклов), ключ 8, тактовьй генератор 9, элемент И 10, триггер 11 правлени , счетчики (со сдвигом) 12 и 13, элементы И 14 и 15, элеент 16 задержки, триггеры 17 и 18, четчик 19, элементы И 20-22, элеент 23 задержки, элемент ИЛИ 24, риггер 25, информационный выход 2, ыход 27 разрешени считывани ,тригер 28 управлени , элемент И 29, элеенты ИЛИ 30 и 31, вход 32 сброса. Устройство работает следующим бразом. 31 По lif-iCKinem сигналу сброса (по цепи внешнего триггеров 1 1 , 17, 28 и Il/Mi 2 -е обозначены) устрой ство переключаетс в исходное состо ние, при котором: содержимое всех счетчиков становитс равным нулю; триггер 2.S устанавливаетс в положеие , обеспечивающее пр мой счет импульсов в счетчике 5;триггер 18 нах дитс в положении, при котором на вход элемента И 20 поступает единичный сигнал этого триггера; напр жение liAIl 2 равно ну.гтю; элементы И 10 и 14 блокированы нулевьгми сигналами соответствуюпц1х триггеров 11 и 17; ключ 8 закрыт сигналом триггера 28. По сигналу внешнего запуска триггер 28 переключаетс , деблокирует ключ 3, и первым по вившимс импульсом цикла генератора 7 переключаютс триггеры 11 и 17, а в первый разр д счетчика 12 записываетс М. Начинаетс цикл определени величины нулевой () составл ющей амплитудHoio спектра Уолша дл 1 0, N-1 . В каждом К-м цикле определ етс п соответствии с выраже3 наченме нием (1). Дл этого кодируютс значе {и X, ,и во врем кодировани опр дел етс значение P|;;,,w в соответствии с выражением (2). Кодирование X вьшолн етс известньм образом путем последовательного уравновего1ваник ступенчато-изме НЯЮП1ИМСЯ напр же1гием, формируемым 11ЛП 2 (который управл ет внутренним счетчиком) по сп.гиалам тактового генератора 9. В момент уравновешивани компаратор 3 переключает триггер 11 в исходное состо ние, и в счетчике 5 (в первом цикле кодировани при i 0) оказываетс записанньм код Х J а ИДИ 2 переключаетс в исходное состо ние. Так как (-1) в выражении (1) всегда равно +1 или -1, то определе ние 8 1 сводитс к алгебраическоку суммированию текущих кодов Х. Поэ тому с увеличением i коды в счетчик 5 (числа импульсов) алгебраически суммируютс в соответствии с текущи значением Р,, , и при i N - 1 содержимое счетчика 5 становитс равным Sv; Дл возведени в целую неотрицательную степень величины (-1) надо знать не значе}гие показател степени PJL. . а только его кратность 2 6 ( т.е. четность или нечетность Р Поэтому, в соответствии с выражением (2), вычисл ютс произведени отдельных разр дов содержимьк счетчиков 12 и 13 - двоичных представлеmifi текущих значений индексов i и К. Четность (нечетность) суммы этих произведений определ етс триггером 18. Поразр дное умножение двоичных чисел выполн етс в элементе И 15 последовательно (разр д за разр дом) путем одновременного сдвига содержимого счетчиков 12 и 13. Если после п сдвигов состо ние триггера 18 оказалось аналогичиЬ м первоначальному, это говорит о том, что четность не изменилась по отношению к , и поэтому значение Х,, (11 0) к суммируетс с содержимым счетчика 5 с тем же знаком, с которым суммировалось З5:ачение Х. В противном случае знак cy fl иpoвaни мен етс на противоположный, что достигаетс переключением счетчика 5 на противоположное направление алгебраического суммировани . Анализ состо ни триггера 18 и требуемое переключение реверса счет-гика 5 выполн етс после занершени кодировани текущего значени X, и выполнени п сдвигов счетчиков 12 и 13. Анализ состо ни триггера 18 выполн етс элементами И 20 и 21, единичный сигнал одного из которых подтверждает состо ние триггера 25 или переключает его. Этот триггер управл ет реверсом счетчика 5. Указаннь м образом определ ют N значений X измер емой величины и вьтолн ют их алгебраическое суммирование с учетом значени (-I) . При каждом определении Х и Pi-,w выходным сигналом п-го разр да счетчика 19 переключаетс триггер 17 и блокирует элемент И 14 и тем самым блокируетс передача тактовых импульсов на входы сдвига счетчиков 12 и 13 и счетньй вход счетчика 19. Их деблокирование производитс последую дим импульсом цикла генератора 7. Элемент 1о задержки обеспечивает запись текущего сигнала цикла в счетчики 12 и 13 до по влени тактовых импульсов сдвига. С по влением N-1-го сигнала цирсла .дискретиз лдии входным сигналом счетчика 6 блокируетс ключ 8, подготавливаетс к передаче элемент И 22 и 7 выполн етс кодирование Х- при i N - 1. С по влением сигнала уравновевшвани компаратора 3 на выходе элемента И 22 по вл етс единичный сигнал. По этому сигналу на выкоде 27 выполн етс считывание в процессор или ЗУ кода 8 с выхода 26 счет чика 5. После этого с задержкой в элементе 23 выполн етс сброс всего устройства за исключением счетчика 13 в исходное состо ние. В счетчике l3 при этом содержимое оказываетс увеличенным на Указанным образом определ ют составл ющие спектра с индексами от О д-о N-1. 6 С по влением сигнала переполнени на выходе счетчика 13 (соответствует N-й составл ющей спектра) Bbfполн етс последний цикл определени N-й составл нщей. После считывани кода 8)i(.t все устройство сигналом элемента 23 сбрасываетс в исходное состо ние, единичным сигналом элемента И 29 переключаетс триггер 28, который блокирует ключ 8 и тем самым работу всего устройства. Таким образом, введение указанной выше совокупности узлов и св зей между ними позвол ет расширить функциональные возможности предлагаемого устройства за счет вычислени амплитудного спектра Уолша.The invention relates to an analog-to-discrete process conversion technique, provides conversion of continuous signals to a coded amplitude Walsh spectrum, and can be used for spectral analysis of processes in the basis of Walsh functions. The Walsh transform is performed in accordance with the expression (P ((-% io where | 0, NI is the current number of the discrete value of the measured value (process k 0 | Nf is the number to the amplitude spectrum of the pn-1 Cess Bj; Hickg - an integer,, yN, i.e., is the sum of the binary products of the binary representation of the specified indices. Walsh processors with an input A / D converter are known 1. The disadvantage of these processors is that it is necessary to convert and process data in time, also complexity. The closest to the pre The device is technically an analog-to-digital converter of sequential step balancing, containing a digital-to-analog converter, the inputs of which are connected to the outputs of the counter, and the output is connected to the reference input of the comparator, the measuring input of which is connected to the measuring bus of the device, and the output to the input of the first control trigger , the first output of which through the element I, with another input of which the clock generator is connected, is connected to the counting input of the counter, the output cat cerned is connected to the code output device, the second input of the first flip-flop through a control key is connected to the generator cycle signals, a first control input of switch is connected to the control output of the second flip-flop, a first input of which is connected to the bus start signal 2. A disadvantage of the known device is its limited functionality. The purpose of the invention is to expand the functionality of the device by calculating the amplitude Walsh spectrum. This goal is achieved in that the device containing the first clock generator, the output of which is connected to the first key input, the output of which is connected to the first installation input of the first trigger, the first output of which is connected to the reset input of the D / A converter and the output of which is connected to the counting input of the digital-to-analog converter, the output of which is connected to the first input of the comparator, the output of which is connected to the second setting input of the first trigger, the second Key input - to the output of the second trigger, the first installation input of which is the device start input, and the second input of the comparator - the device information input, the second clock generator, four counters, the reversible counter, the third, fourth and fifth triggers, two delay elements, second, third, fourth, fifth, sixth and seventh elements AND, three elements OR, the output of the key is connected to the counting inputs of the first and second counters and the input of the first delay element whose output is connected to the first setup input t A second trigger whose output is connected to the first input of the second element I, the output of which is connected to the control inputs of the second and third counters and the counting input of the fourth counter whose overflow output is connected to the second installation input of the third trigger and the first inputs of the third and the fourth And elements, the outputs of which are connected respectively to the first input of the first element OR and the first installation input of the fourth trigger, the first and second outputs of which are connected respectively to the summing The subtracting inputs of the reversible counter, the information output of which is I1; the output output of the device; the low-order outputs of the second and third counters are connected respectively to the first and second inputs of the fifth And element, the output of which is connected to the clock input of the fifth trigger, the first and second outputs of which connected to the second inputs of the third and fourth elements, respectively; the third inputs of which are connected to the second 276, 4 turn of the first trigger, the output of the third counter's full to the first input the sixth And element whose output is connected to the second setup input of the second trigger and the first input of the second OR element, whose output is connected to the installation input of the third counter, the output of the second clock generator to the second inputs of the first and second element And, the overflow output the first counter to the third key input, the counting input of the third counter and the first input of the seventh AND element, the output of which is connected to the input of the second delay element, the output of which is connected to the second input of the first OR element and the first input of the third element OR, the output of which is connected to the installation inputs of the first, second and fourth counters, the installation input of the fifth register, the second input of the sixth element AND, and the installation input of the resistive counter, the counting input of which is connected to the output of the first element AND, the second installation input of the fourth trigger - to the output of the first element OR, the third input of which is connected to. the second inputs of the second and third OR elements are the device reset input, the second delay element input is the device coupling enable input, the comparator output is connected to the second input of the seventh element I. The drawing shows the functional diagram of the device. The device contains information input 1, digital-to-analog converter (DAC) 2 (with internal counter), comparator 3, start input 4, reversible counter 5, counter 6 cycles, clock generator 7 (signals, cycles), key 8, clock generator 9, element And 10, the trigger 11 of the board, the counters (with a shift) 12 and 13, the elements And 14 and 15, the element 16 delay, triggers 17 and 18, the quarter 19, the elements And 20-22, the element 23 delay, the element OR 24, the trigger 25 , information output 2, read resolution output 27, control trigger 28, AND element 29, elements OR 30 and 31, reset input 32. The device works as follows. 31 By the lif-iCKinem reset signal (the external trigger chains 1, 17, 28 and Il / Mi 2 are marked), the device switches to the initial state, in which: the contents of all the counters become zero; trigger 2.S is set to a position that provides direct counting of pulses in counter 5; trigger 18 is in the position at which a single signal of this trigger arrives at the input of element AND 20; voltage liAIl 2 is equal to ng; Elements 10 and 14 are blocked by the zero signals of the corresponding trigger 11 and 17; key 8 is closed by trigger signal 28. Trigger 28 switches by external trigger signal, unlocks key 3, and triggers 11 and 17 are switched on with the first generated impulse of generator cycle 7, and the first digit of counter 12 is recorded. The Walsh spectrum amplitude component of Hioio for 1 is 0, N-1. In each Kth cycle, n is determined in accordance with expression 3 and the notation (1). For this, the values {and X,, are encoded, and during encoding the value P | ;; ,, w is determined according to expression (2). Coding X is performed in a well-known manner by successively balancing a stepwise change in the voltage generated by 11LP 2 (which controls the internal counter) through the clock clock 9. The balance of the comparator 3 switches the trigger 11 to its initial state, and I get a change from the clock generator 9. I will go to the source and I will go to the beat and I will get a change from the clock and 9. 5 (in the first coding cycle with i 0) the X X code appears and IDN 2 switches to the initial state. Since (-1) in expression (1) is always +1 or -1, the definition of 8 1 reduces to the algebraic summation of the current X codes. Therefore, with increasing i, the codes in counter 5 (number of pulses) are algebraically summed up in accordance with the current value of P ,, and when i N - 1, the contents of counter 5 become Sv; In order to raise the integer nonnegative degree of the magnitude (-1), it is necessary to know the value of the PJL exponent. . but only its multiplicity is 2 6 (i.e., evenness or oddness P Therefore, in accordance with expression (2), the products of individual bits of the contents of counters 12 and 13 are calculated - the binary representations of the current values of the indices i and K. Parity (oddness) the sum of these products is determined by the trigger 18. Bitwise multiplication of binary numbers is performed in the element 15 and sequentially (discharge by discharge) by simultaneously shifting the contents of the counters 12 and 13. If, after n shifts, the state of the trigger 18 that the parity has not changed with respect to, and therefore the value X ,, (11 0) k is summed with the contents of counter 5 with the same sign with which Z5 was summed: the X expression. Otherwise, the sign of cy fl and change the opposite, which is achieved by switching the counter 5 to the opposite direction of algebraic summation. Analysis of the state of the trigger 18 and the required switching of the reverse of the counter-gyx 5 is performed after completing the coding of the current value of X and performing n shifts of the counters 12 and 13. The state of the trigger and 18 is executed by elements AND 20 and 21, a single signal of one of which confirms the state of trigger 25 or switches it. This trigger controls the reverse of the counter 5. In this way, the N values of X of the measured value are determined and their algebraic summation is performed taking into account the value (-I). At each determination of X and Pi-, w by the output signal of the n-th bit of counter 19, trigger 17 switches and blocks element 14, thereby blocking the transmission of clock pulses to the shift inputs of counters 12 and 13 and the counter input of counter 19. Their deblocking is done next dim pulse generator oscillator 7. The delay element 1o records the current signal of the cycle in counters 12 and 13 until the occurrence of clock pulses. With the appearance of the N-1 signal of the zircon, the discrete signal is blocked by the input signal of the counter 6, key 8 is blocked, the element 22 and 7 is prepared for transmission and X is encoded with i N - 1. With the appearance of the signal of the comparator 3 balancing at the output of the element And 22 a single signal appears. This signal is output to the processor or memory of the code 8 from the output 26 of the counter 5 at output code 27. Thereafter, with a delay in the element 23, the entire device is reset, except for the counter 13, to the initial state. In the counter l3, the content is increased by. In this way, the components of the spectrum with indices from 0 to N-1 are determined. 6 With the occurrence of an overflow signal at the output of counter 13 (corresponding to the Nth spectral component) of Bbf, the last cycle of determining the Nth component is completed. After reading code 8) i (.t the entire device is reset by the signal of element 23, the trigger 28, which blocks the key 8 and thereby the operation of the entire device, is switched by a single signal of the element 29. Thus, the introduction of the above set of nodes and A link between them allows the functionality of the device to be expanded by calculating the Walsh amplitude spectrum.