Изобретение относитс к вычислительной технике и может быть исполь зовано при построении высоконадежны резервированных систем. Известно резервированное устройство , содержащее резервируемые блок основные входы синхронизации которы подключены к первой шине синхрониза ции, а разр дные выходы - к соответ ствующим разр днь1м входам блока маж ритарных элементов, разр дные выход которого соединены с выходами устройства , а также с установочными входами соответствующих разр дов Всех резервируемых блоков, вспомога тельные входы синхронизации которых св заны с второй тиной синхронизаUKH т. Недостатком устройства вл етс низка надежность и помехоустойчивость , обусловленные критичностью к сбо м на выходной шине устройства, при которых возможна установка всех резервируемых счетчиков в ложное состо ние. Наиболее близким по технической сущности к изобретению вл етс маж ритарно-резервированное устройство, содержащее резервируемые счетчики, первые входы синхронизации которых подключены к первой шине синхрониза ции, а разр дные выходы счетчиков соединены с соответствующими входами мажоритарного блока, выходы кото рого соединены с выходами устройства и с установочными D -входами соответствующих разр дов всех резер вируемых счетчиков, распределитель импульсов, вход которого подключен ко второй шине синхронизации, а выходы - к вторым входам синхрониза ции соответствующих резервируемых счетчиков И . Недостаток известного устройства состоит в том, что надежность и пом хоустойчивость остаютс достаточно низкими, поскольку сбои мажоритарного элемента или на выходной шине устройства, длительность которого больше периода распределител импульсов , приводит к установлению в ложное состо ние двух и больше резе вируемых счётчиков. Целью изобретени вл етс повышение надежности и помехоустойчивести устройства. Поставленна цель достигаетс тем, что в мажоритарно-резервирован ное устройство, содержащее резервируемые счетчики, первые входы синхронизации которых подключены к первой шине синхронизации, вторые входы синхронизации - к соответствующим выходам распределител импульсов, а разр дные выходы - к соответствующим входам мажоритарного блока, выходы которого соединены с выходами устройства, с установочными D О -входами соответствующих разр дов всех резервируемых счетчиков и с опорными входами индикатора отказов, контрольные входы которого соединены с соответствующими выходами резервируемых счетчиков, введен элемент И, первый вход которого соединен с выходом индикатора отказов, второй вход - с второй шиной синхронизаци , а выход - с входом распределител импульсов , На фи). 1 представлена структурна схема мажоритарно-резервированного устройства дп случа трехкратного резервировани ; на фиг. 2 - схема индикатора отказов. Устройство содержит резервируемые счетчики 1-3, мажоритарный блок 4, состо щий из мажоритарных элементов 4 I и 4л, индикатор 5 отказов, распределитель 6 импульсов, первую 7 и вторую 8 шины синхронизации, информационные выходы 9(, 92 устройства, элемент И 10, контрольньй выход 11, опорные входы 12 и контрольные входы 13 индикатора 5 отказов. Индикатор 5 содержит (Фиг. 2) элементы равнозначности 14, элементы ИЛИ 15 и элемент И 16. Устройство работает следующим образом. Синхронизаци работы производитс двум разнесенными во времени сери ми синхроимпульсов, поступающими по шине 7.на входы счетчиков 1-3 (синхроимпульсы модификации) и по шине 8 через открытый элемент И 10 на вход распределител 6 (синхроимпульсы установки). По синхроимпульсам модификации счетчики 1-3 модифицируют свои состо ни и формируют выходные сигналы на разр дных выходах. Блок 4 осуществл ет йоразр дное мажорирование соответствующих выходных сигналов счетчиков 1-3. Поразр дные мажорированные сигналы с выходов блока 4 поступают на выходы 9, 9, на соответствующие устаноиочлыеThe invention relates to computing and can be used in the construction of highly reliable redundant systems. A redundant device is known that contains redundant block main synchronization inputs which are connected to the first synchronization bus, and the bit outputs to the corresponding bit inputs of the primary unit, the bit outputs of which are connected to the device outputs, as well as to the installation inputs of the corresponding bits. All redundant blocks, the auxiliary synchronization inputs of which are connected to the second sync value of the UKH m. The device has the disadvantage of low reliability and noise immunity, Caused by the criticality of the crash on the output bus of the device, in which all redundant counters can be installed in a false state. The closest in technical essence to the invention is the major-redundant device, which contains redundant counters, the first synchronization inputs of which are connected to the first synchronization bus, and the discharge outputs of the counters are connected to the corresponding inputs of the majority unit, the outputs of which are connected to the outputs of the device and with the installation D-inputs of the corresponding bits of all rechargeable counters, the pulse distributor, whose input is connected to the second synchronization bus, and the outputs to the second odes Pixel Clock And respective redundant counters. A disadvantage of the known device is that the reliability and room resistance remain low enough, because failures of the majority element or on the output bus of the device, the duration of which is longer than the pulse distributor, leads to the establishment of two or more rechargeable counters in a false state. The aim of the invention is to improve the reliability and noise immunity of the device. The goal is achieved by the fact that a major-redundant device contains redundant counters, the first synchronization inputs of which are connected to the first synchronization bus, the second synchronization inputs - to the corresponding outputs of the pulse distributor, and the discharge outputs - to the corresponding inputs of the majority block, whose outputs connected to the device outputs, to the installation D О-inputs of the corresponding bits of all the reserved counters and to the basic inputs of the fault indicator, control inputs cat cerned are connected to respective outputs of redundant counters introduced AND gate having a first input coupled to an output failure indicator, the second input - to the second bus synchronization, and an output - to the input of the pulse distributor, in phi). Figure 1 shows the block diagram of the majority-redundant device in the case of a triple reservation; in fig. 2 - diagram of the failure indicator. The device contains redundant counters 1-3, majority block 4, consisting of majority elements 4 I and 4l, failure indicator 5, distributor 6 pulses, first 7 and second 8 synchronization buses, information outputs 9 (, 92 devices, And 10, control output 11, reference inputs 12 and control inputs 13 of the fault indicator 5. Indicator 5 contains (Fig. 2) elements of equivalence 14, elements OR 15 and element AND 16. The device works as follows. The synchronization of work is performed by two time-separated sync pulses. , by stepping on the bus 7. to the inputs of counters 1-3 (modification sync pulses) and on the bus 8 through the open element I 10 to the input of the distributor 6 (installation sync pulses). On the sync pulses of the modification counters 1-3 modify their states and generate output signals for The unit outputs 4-digit majorization of the corresponding output signals of counters 1–3. The bit-majorized signals from the outputs of block 4 are fed to outputs 9, 9, to the corresponding set points.