Изобретение относитс к радиоэлектронике и может быть использовано , например, в цифровых синтезаторах частоты. Известно устройство, содержащее управл емь предварительный делитель, счетный вход которого соединен с входной шиной а выход - со счетными входами первого и второго программируемых делителей и первым входом элемента совпадени , второй и третий входы соединены соответственно с выходом третьего программируемого делител и выходом второго программируемого делител , выход элемента совпадени соединен с входом уста .новки первого программируемого делител , выход которого соединен с входом управлени управл емого пред варительного делител частоты, выход второго программируемого делите соединен с входом третьего, а кодовые входы первого и третьего программируемых делителей соединены с шинами установки коэффициента делени Cl . Недостатками этого устройства в л ютс ограниченное значение минимального коэффициента делени и невозможность раздельного управлени кодами коэффициента делени . I . Наиболее близким по технической сущности вл етс устройство,содержащее N последовательно соединенньЬ управл емых предварительных делител , вход первого из которых соединен с входной шиной, а выход послед него - со счетными входами каждого из N программируемых счетчиков и программируемого делител , выход ко торого соединен с выходной пшной . устройства и со своим входом управлени , выходы программируемых счетч ков соединены с первыми входами управлени соответствующих управл емь предварительных делителей, второй выход последнего управл емого предв рительного делител .соединен с втор ми входами управлени всех предьщущих управл емых предварительных дел телей, второй выход (N-1)-ro управл мого делител частоты соединен с третьими .входами управлени всех N-2 управл емых предварительных дел телей и т.д. Кроме того, в этом устройстве выход программируемого делител соединен с, входами разреше ни счета программируемых счетчиков а кодовые входы программируемых счетчиков и программируемого делител соединены с соответствующими шинами установки коэффициента делени l2j, Недостатком известного устройства вл етс наличие обратной св зи между управл емыми предварительными делител ми , дл .осуществлени которой необходимо использование быстродействующих цифровых элементов. При этом быстродействие устройства в значительной мере определ етс задержкой распространени сигнала по цепи обратной св зи. Цель изобретени - повышение быстродействи при сохранении минимального коэффициента делени и независимого управлени кодами разр дов коэффициента делени . Цель достигаетс тем, что в делителе с переменным коэффи1щентом делени , содержащем два последовательно соединенных управл емых предварительных делител , вход первого из которых соединен с входйой шиной делител , а выход второго - со счетными входами первого, второго и третьего программируемых счетчиков и программируемого делител , выход которого соединен с выходной шиной делител и со своим входом управлени , выходы первого и третьего программируемых счетчиков соединены с входами управлени соответственно первого и второго управл емых предварительных делителей, выходы каткдого из программируемых счетчиков соединены с входами запрета счета этих же программируемых счетчиков, кодовые входы первого, второго и третьего программируемых счетчиков и программируемого делител соединены с соответствующими шинами кода установки коэффициента делени , выход второго программируемого счётчика соединен с входом разрешени записи третьего программируемого счетчика, а входы начал ьной установки первого, второго и третьего программируемых счетчиков - с выходом программируемого делител . На чертеже представлена структурна электрическа схема предлагаемого делител . Делитель с переменным коэффициентом делени , содержащий два последовательно соединемных управл емых 31 предварительных делител 1 и 2,вход перового из которых соединен с входной шиной 3 делител , а выход второго - со счетными входами первого, второго и третьего программируемых счетчиков 4,5 и 6 и программируемого делител 7, выход которого соединен с выходной шиной 8 делител и со своим входом управлени ,выходы первого и третьего программируемых счетчиков 4 и 6 соединены свходами управлени соответственно первого и второго управл емых предварительных делителей Т и 2, выходы каждого из программируемых счетчиков соединены с входами запрета счета этих же программируемых счетчиков,кодовые входы первого, второго и третьего программируемых счетчиков и программируемого делител соединены с соответствующими шинами 9 кода установки коэффициента делени , выход второго программируемого счетчика 5 соединен с входом разрешени записи третьего программируемого счетчика 6, а входы -начальной установки первого, второгд и третьего программируемых счетчиков соединены с выходом программируемого делител 7. Устройство работает следующим образом. На входную шину 7 поступают импульсы , частота следовани которых делитс управл емыми предварительными делител ми 1 и 2. Коэффициент делени (р+1) (f + 1). Число циклов деле ни /4 определ етс программируемым счетчиком 4, по заполнении которого формируетс сигнал, перевод щий управл емый предварительный делитель 1 в режим делени на р. Коэффициент делени управл емых предварительных делителей 1 и 2 становитс равным р(р+1). Программируемый счетчик 5 заполн етс после поступлени на его счет 894 ный вход импульсов, после чего формируетс сигнал, разрешающий счет программируемому счетчику 6,который заполн етс после поступленй на его счетный вход р-А импульсов . Число циклов делени на р(р + 1) равно ф+р+р-Л) -Л Р+2р-2 и определ етс сигналами управлени как первым р , так и вторым р разр дами коэффициента делени . По заполнении программируемого счетчика формируетс сигнал, перевод гщй управл емый предварительный делитель 2 в режим делени на р. Коэффициент делени управл емых предварительных делителей 1 и 2 равен pp. Программируемый делитель 7 имеет коэффициент делени Е-2. Число циклов делени на р-р равно (Е-2)-фн-2р-/4) Е-iv4+P-2p-2. На выходе программируемого делител 7 формируетс импульс, поступающий на выходную шину 8 и производ щий начальную установку програм- мируемого делител 7 и программируемых счетчиков 4-6. 11 кп работы устройства повтор етс . Коэффициент делени устройства в целом равен К {p+pXp+p -A+(p-H)p D+2p-2A) xlE+A-D-Zp-Jl Ap +Dp -E где A,D ,Е - разр дные коэффициенты делени : А 0,1,... ,р-1, D 0,1, ,...,р-1-, Е 3р. Последнее выражение показывает, что управление коэффициентом делени устройства осуществл етс поразр дно и независимо. Быстродействие же предлагаемого делител с переменным коэффициентом делени ограничено лишь быстродействием управл емых предварительных делителей.The invention relates to electronics and can be used, for example, in digital frequency synthesizers. A device is known that contains a control divider, the counting input of which is connected to the input bus and the output is connected to the counting inputs of the first and second programmable dividers and the first input of the coincidence element, the second and third inputs are connected respectively to the output of the third programmable divider and the output of the second programmable divider, the output of the coincidence element is connected to the input of the installation of the first programmable divider, the output of which is connected to the control input of the controlled preliminary control The frequency module, the output of the second programmable divide is connected to the input of the third, and the code inputs of the first and third programmable dividers are connected to the buses for setting the division factor Cl. The disadvantages of this device are the limited value of the minimum division factor and the impossibility of separate control of the division ratio codes. I. The closest in technical essence is a device containing N serially connected controlled preliminary dividers, the input of the first of which is connected to the input bus, and the output of the latter is connected to the counting inputs of each of the N programmable counters and the programmable splitter whose output is connected to the output pshnoy. the device and with its control input, the outputs of the programmable counters are connected to the first control inputs of the corresponding control prescalers, the second output of the last controlled precut divider is connected to the second control inputs of all previous controllable prescalers, the second output (N- 1) The ro controlled frequency splitter is connected to the third control inputs of all N-2 controlled preliminary dividers, etc. In addition, in this device, the output of the programmable divider is connected to, the inputs of the programmable counter counters and the code inputs of the programmable counters and the programmable divider are connected to the corresponding buses of setting the division factor l2j. A disadvantage of the known device is the feedback between the controlled preliminary dividers. , the implementation of which requires the use of high-speed digital elements. In this case, the speed of the device is largely determined by the delay in the propagation of the signal along the feedback circuit. The purpose of the invention is to increase the speed while maintaining the minimum division factor and independent control of the codes of the division ratio bits. The goal is achieved by the fact that in a divider with a variable division factor, containing two series-connected controlled preliminary dividers, the input of the first of which is connected to the input bus of the divider, and the output of the second - with counting inputs of the first, second and third programmable counters and programmable dividers, the output which is connected to the output bus divider and with its control input, the outputs of the first and third programmable counters are connected to the control inputs of the first and second controls, respectively variable prescalers, outputs from a programmable counter are connected to the prohibition inputs of the same programmable counters, the code inputs of the first, second and third programmable counters and the programmable divider are connected to the corresponding buses of the dividing rate setting code, the output of the second programmable counter is connected to the write enable input the third programmable counter, and the inputs of the first installation of the first, second and third programmable counters - with the release of programs idiom divider. The drawing shows a structural electrical circuit of the proposed divider. A divider with a variable division factor, containing two series-connected controlled 31 preliminary dividers 1 and 2, the input of which is connected to the input bus 3 of the divider, and the output of the second with counting inputs of the first, second and third programmable counters 4.5 and 6 and programmable divider 7, the output of which is connected to the output bus 8 of the divider and to its control input, the outputs of the first and third programmable counters 4 and 6 are connected by the control leads of the first and second controlled drives, respectively The preliminary dividers T and 2, the outputs of each of the programmable counters are connected to the prohibition inputs of the same programmable counters, the code inputs of the first, second and third programmable counters and the programmable divider are connected to the corresponding buses 9 of the division factor setting code 9, the output of the second programmable counter 5 is connected to the enable input of the recording of the third programmable counter 6, and the inputs of the initial installation of the first, second, and third programmable counters are connected to the output of the grammaral divider 7. The device operates as follows. Pulses are transmitted to the input bus 7, the frequency of which is divided by controlled preliminary dividers 1 and 2. The division factor (p + 1) (f + 1). The number of division / 4 cycles is determined by a programmable counter 4, the filling of which produces a signal that translates the controlled prescaler 1 into the division mode by p. The division ratio of the controlled prescalers 1 and 2 becomes p (p + 1). The programmable counter 5 is filled after receiving the 894 pulse input to its account, after which a signal is generated allowing the counting of the programmable counter 6, which is filled after arriving at its counting input p-A pulses. The number of division cycles by p (p + 1) is f + p + p-l) -L P + 2p-2 and is determined by the control signals of both the first p and the second p bits of the division factor. Upon filling the programmable counter, a signal is formed, switching the controlled pre-divider 2 to the divide by p mode. The division ratio of the controlled prescalers 1 and 2 is pp. The programmable divider 7 has a division factor of E-2. The number of division cycles per pp is (E-2) -fn-2p- / 4) E-iv4 + P-2p-2. At the output of the programmable divider 7, a pulse is generated, which arrives at the output bus 8 and produces the initial installation of the programmable divider 7 and programmable counters 4-6. 11 kp device operation is repeated. The division factor of the device as a whole is K (p + pXp + p -A + (pH) p D + 2p-2A) xlE + AD-Zp-Jl Ap + Dp -E where A, D, E are bit division factors: A 0,1, ..., p-1, D 0,1, ..., p-1-, Е 3р. The last expression indicates that the division factor of the device is controlled bitwise and independently. The speed of the proposed divider with a variable division factor is limited only by the speed of the controlled prescalers.
UAiEUAiE
TUlTUl
kSHkSH