Изобретение относитс к вычислительной технике и может быть использовано в устройствах прерывани элек ронных вычислительных машин в цел х обеспечени переменного приоритета сигналам прерывани . Известно устройство переменного приоритета, содержащее регистр хране ни приоритета, выходы которого соед нены с входами узлов блокировки сигналов прерьшани . Регистр хранени приоритета состоит из счетчика, блок управлени , выходы которого соединен с управл ющими входами регистра хранени приоритета, циклического регис ра сдвига, выходы которого подключен к блоку анализа на единицу старшего разр да циклического регистра сдвига 1 . Недостатком такого устройства вл етс его низкое быстродействие. Кроме того, устройство не обладает возможностью присвоени сигналами прерывани произвольных приоритетов. Наиболее близким к изобретению по технической сущности и достигаемому результату вл етс многоканальное устройство дл приоритетного обслужи вани запросов, содержащее группу элементов Ш1И-НЕ, каналы, а в каждом канале регистр, дешифратор., группу элементов И, элемент ИЛИ, элемент И, причем группы кодовых входов устройства соединены с группами входов.регистров соответствующих каналов, группы выходов регистров каналов соединены с группами входов деш.ифрагоров своих каналов, каждьй выход деши ратора соединен с первым входом одно име:4ного элемента И группы своего ка нала, второй и третий входы этих эле ментов И соединены соответственно с выходом соответствующего элемента ИЛИ-НЕ группы и с соответствующим запросным входом устройства, выходы элементов И.группы каждого канала соединены с входами элемента 4ЛИ своего канала, выходы элементов ИЛИ каналов соединены с первыми входами элементов И своих каналов, вторые входы которых соединены соответствен но с тактовым входом и соответствующими выходами устройства С2. Недостатком известного -устройства вл етс невысока надежность обработхи запросов из-за возможности по влени на выходах устройства ложных сигналов. Цель изобретени - повышение надежности обработки запросов путем исключени возможности по влени на выходах устройства ложных сигналов. Поставленна цель достигаетс тем, что многоканальное устройство переменного приоритета, содержаи ее группу элементов ИЛИ-НЕ, каналы, а в кажд.ом канале регистр, дешифратор, группу элементов И, элемент ИЛИ и элемент И, причем кажда группа кодовых входов устройства соединена с группой входов регистра одноименного канала, группа выходов регистра каждого канала соединена с группой входов дешифратора своего канала, каждый выход дешифратора канала соединен с первым входом соответствующего элемента И группы своего канала, вторые входы элементов И групп каналов соединены с соответствующим запросным входом устройства, третьи входы вторых элементов И групп всех каналов соединены с выходом первого элемента ИЛИ-НЕ группь, выходь элементов И группы в каждом канале соединены с входами; элемента РШИ своего канала, выходы одноименных элементов И групп каналов соединены с входами одноименного элемента РШИ-НЕ группы, вгзгход элемента ИЛИ каждого канала соединен с первым входом элемента И своего какала , выход элемента И каждого канала вл етс соответствующим выходом устройства, содержит группу элементов И,, а Е кажд:1ом канале - элемент задержки, причем выход каждого элемента ИЛИ-НЕ группы соединен с входами oAHoi MeHHoro и всех последующих элементов И группы, выход каждого элемента И группы соединен с третьим входом одноименньпс элементов И групп всех каналов, начина с третьих элементов И каждый запросный вход устройства через соответствующий элемент задержки соответствующего канала соединен с вторым входом элемента И своего канала. На чертеже представлена функциональна схема предлагаемого устройства. Устройство содержит регистры 1, дешифраторы 2, элементы И 3 групп, элементы А задержки, элементы ИЛИ 5, элементы И 6, группу элементов ИЛИНЕ 7, группу элементов И 8, запросные входы 9 устройства, выходы 10 устройства , кодовые входы 11 устройства, каналы 12„ 3 Устройство работает следующим образом. В регистр 1 каждого канала 12 заноситс двоичный код номера приоритета , который присваиваетс данному сигналу прерывани . На одном из выходов каждого дешифратора по вл етс сигнал, который поступает на один из соответствующих элементов И 3, подготавлива их к срабатыванию. При отсутствии на запросных входах 9 сигналов прерывани на вьгходах всех элементов И 3 каждого канала 12 сигналы также отсутствуют. В этом случае на выходах элементов ИЛИ-НЕ 7, а следовательно, на входах и выходах элементов И 8, а также на входах элемен тов И 3 наход тс разрешающие потенциалы . Сигналы прерывани , поступившие на один или одновременно на нескольких входов 9, поступают на соответствующие элементы И 3 и с задержкой на элементы И 6. Эти сигналы по вл ютс на выходе одного из элементов И 3 каждого канала. Кольцева св зь вькодов элементов И 3 с входами элементов ИЛИ-НЕ 7 выходов этих элементов с входами эле ментов И 8 и, наконец, выходов этих элементов с входами элементов И 3 выполнена таким образом, что сигнал, по вл ющийс на выходе элемента И 3 любого из каналов, обеспечивает формирование на выходах элементов И 8 потенциалов, запрещающих прохождение сигналов прерывани через все элемен ты И 3 с номерами, большими по отношению к данному, и разрешающих 324 потенциалов дл прохождени сигналов прерывани через элементы И 3 с номерами , равными и меньшими данному номеру . Сигнал прерывани , имеющий высший приоритет (высшим считаетс тот, дл которого в регистре 1 записан меньший номер), с выхода соответствующего элемента И 3 поступает на элемент ИЛИ 5 и с его выхода на элемент И 6, обеспечив тем самым прохож,п,е- ние на выход устройства сигнала прерывани , задержанного на элементе 4 задержки. Элемент 4 задержки обеспечивает задержку сигнала прерывани на врем не меньше суммарного времени прохождени , сигнала через элементы ИЛИ-НЕ 7, И 8, И 3, ИЛИ 5. Бведение элемента задержки исключает возникновение помех, т.е. по вление на входах устройства не только сигнала прерывани , имеющего высший приоритет , но и сигналов (хот и кратковременных ) с низшими приоритетами при одновременном поступлении всех этих сигналов на входы устройства, а также кратковременное присутствие на выходе устройства сигнала с более высоким приоритетом, что в противном случае может привести к возникновению конфликтных ситуаций. Такш образом, в любом случае выходной сигнал на прерывание по вл етс только , лишь навыходе одного из каналов. Применение изобретени позвол ет повысить надежность работы устройства .The invention relates to computing and can be used in devices for interrupting electronic computers in order to provide variable priority to interrupt signals. A variable priority device is known, which contains a register of priority, the outputs of which are connected to the inputs of the interlock nodes of the stop signals. The priority storage register consists of a counter, a control unit, the outputs of which are connected to the control inputs of the priority storage register, a cyclic shift register, the outputs of which are connected to an analysis unit per unit of high-order cyclic shift register 1. The disadvantage of such a device is its low speed. In addition, the device does not have the ability to assign interrupt signals to arbitrary priorities. The closest to the invention according to the technical essence and the achieved result is a multichannel device for priority service of requests, containing a group of elements SHI-NOT, channels, and in each channel a register, decoder., A group of elements AND, an element OR, an element AND, and the code inputs of the device are connected to the groups of inputs of the registers of the corresponding channels, the groups of outputs of the registers of the channels are connected to the groups of inputs of the remote signals of their channels, each output of the remote controller is connected to the first input one having: 4n The second element and the group of its channel, the second and third inputs of these elements are And are connected respectively to the output of the corresponding element OR-NOT group and to the corresponding inquiry input of the device, the outputs of the elements I. groups of each channel are connected to the inputs of the element 4LI of its channel, the outputs of the elements The OR channels are connected to the first inputs of the elements AND of their channels, the second inputs of which are connected respectively to the clock input and the corresponding outputs of the device C2. The disadvantage of the known device is the low reliability of the processing of requests due to the possible occurrence of spurious signals at the device outputs. The purpose of the invention is to increase the reliability of processing requests by eliminating the possibility of spurious signals at the device outputs. The goal is achieved by having a multi-channel variable priority device containing its group of elements OR NOT, channels, and in each channel a register, decoder, group of AND elements, OR element and AND element, each group of code inputs of the device connected to inputs of the channel of the same name register, a group of outputs of the register of each channel is connected to a group of inputs of the decoder of its channel, each output of the channel decoder is connected to the first input of the corresponding element AND of the group of its channel, the second inputs are And the channel groups are connected to the corresponding request input of the device, the third inputs of the second elements AND groups of all channels are connected to the output of the first element OR — NOT group, the output of the elements AND groups in each channel are connected to the inputs; The RSH element of its channel, the outputs of the same elements AND channel groups are connected to the inputs of the same name RSHI-NOT group, the input of the OR element of each channel is connected to the first input of the AND element of its own, the output of the AND element of each channel is the corresponding output of the device, contains a group of AND elements ,, and Е each: 1st channel - a delay element, with the output of each element OR NOT of the group connected to the inputs of oAHoi MeHHoro and all subsequent elements AND of the group, the output of each element of the AND group is connected to the third input of the same name For the elements AND groups of all channels, beginning with the third elements AND each request input of the device through the corresponding delay element of the corresponding channel is connected to the second input of the AND element of its channel. The drawing shows a functional diagram of the device. The device contains registers 1, decoders 2, elements AND 3 groups, delay elements A, elements OR 5, elements AND 6, group of elements ORINE 7, group of elements AND 8, request inputs 9 of the device, outputs 10 of the device, code inputs 11 of the device, channels 12 „3 The device operates as follows. Register 1 of each channel 12 records the binary code of the priority number that is assigned to this interrupt signal. At one of the outputs of each decoder, a signal appears that goes to one of the corresponding And 3 elements, preparing them for operation. In the absence of interrogation signals on the request inputs 9 on inputs of all the AND 3 elements of each channel 12, the signals are also absent. In this case, at the outputs of the elements OR-NOT 7, and consequently, at the inputs and outputs of the elements And 8, as well as at the inputs of the elements And 3 there are resolving potentials. Interrupt signals arriving at one or at the same time at several inputs 9 arrive at the corresponding And 3 elements and with a delay at the And 6 elements. These signals appear at the output of one of the And 3 elements of each channel. The ring connection of the AND 3 elements of the codes to the inputs of the OR-NOT elements of the 7 outputs of these elements with the inputs of the elements AND 8 and, finally, the outputs of these elements with the inputs of the elements AND 3 is made so that the signal appearing at the output of the AND 3 element of any channels, ensures the formation at the outputs of elements And 8 potentials that prohibit the passage of interrupt signals through all elements of And 3 with numbers greater than this and allowing 324 potentials for passing interrupt signals through And 3 elements with numbers equal to and m lower number The interrupt signal that has the highest priority (the highest is considered to be the one for which a smaller number is recorded in register 1), from the output of the corresponding AND 3 element goes to the OR 5 element and from its output to the AND 6 element, thus ensuring the passage, n, e- a device outputting an interrupt signal delayed by a 4 delay element. The delay element 4 provides for a delay in the interrupt signal for a time not less than the total transit time, the signal through the OR-NOT 7, AND 8, AND 3, OR 5. Elements. the appearance at the inputs of the device is not only an interrupt signal, which has the highest priority, but also signals (albeit short-term) with lower priorities while simultaneously receiving all these signals at the device inputs, as well as a short-term presence at the device output of a signal with a higher priority, which Otherwise, it may lead to conflict situations. Thus, in any case, the output signal for the interrupt appears only on the output of one of the channels. The application of the invention improves the reliability of the device.
/I/ I
лl
о12 Юo12 Yu
12 Ю12 Yu