1 1 Изобретение относитс к электросв зи и может использоватьс дл ав топодстройки фазы тактовых импульсов в устройствах преобразовани сигналов . Известно устройство автоподстройки фазы тактового колебани , содержащее последовательно соединенные блок выделени фронтов входного сигнала , блок исключени импульсов, делитель частоты и фазовый дискримина тор, второй вход которого подключен ко входу блока исключени импульсов а выход подсоединен к одному из вхо дов блока формировани импульсов, другой вход которого через блок исключени импульсов подключен к выхо ду задающего генератора, а выход фо мировател импульсов подсоединен ко второму входу делител частоты 1} . Недостатком известного устройств автоподстройки фазы тактовых импуль сов вл етс большое врем автоподстройки фазы тактовых импульсов. Наиболее близким техническим решением к данному изобретению вл етс устройство автоподстройки фазы тактовых импульсов, содержащее после довательно соединенные блок выделени фронтов входного сигнала, фазовый дискриминатор и усредн юпщй блок, а также задающий генератор и элемент ИЛИ, причем вход блока вьщелени фронтов входного сигнала вл етс входом устройства, выход усредн ющего блока подсоединен к входу блЬка формировани импульсов, выход которого через делитель частоты подсоединен к другому входу фазового дискриминатора, другой выход усредн ющего блока через блок исключени импульсов подсоединён k другим входам делител частоты, второй выход которого подсоединен ко второму входу усредн ющего блока, третий вход которого подключен к выходу блока вьделени фронтов входного сигнала, а выход задающего генератора подсоединен к объединенным вторым входам блока исключени импульсов и блока формировани импульсов, при этом выход делител частоты вл етс выхо-. дом устройства l2l. Недостатком известного устройства автоподстройки фазы тактовых импульсов вл етс большое врем автоподстройки тактовых импульсов. 3J Цель изобретени - уменьшение времени автоподстройки фазы тактовых импульсов . Дп достижени указанной цели в устройство автоподстройки фазы тактовых импульсов, содержащее последовательно соединенные делитель частоты, фазовый дискриминатор и усредн ющий блок, а также задающий генератор и блок выделени фронтов входного сигнала , выход которого подсоединен к второму входу фазового дискриминатора, причем вход блока выделени фронтов входного сигнала и выход делител частоты вл ютс соответственно входом и выходом устройства, введены последовательно соединенные формирователь интервалов вычислени текущего значени коэффициента делени и вычитающий счетчик, а также блок ввода исходных значений коэффициента делени и элемент ИЛИ, при этом выходы вычитающего счетчика подсоединены к соответствующим входам установки коэффициента делени делител частоты, выход которого подсоединен к входу блока ввода исходных значений коэффициента делени и к первому входу формировател интервалов вычислени текущего значени коэффициента делени , второй и третий входы которого подключены соответственно к выходу Опережение усредн ющего блока и выходу элемента ИЛИ, а четвертый вход формировател интервалов вычислени текущего значени коэффициента делени подключен к выходу задающего генератора , дополнительный выход которого подсоединен к счетному входу делител частоты, второй выход фазового дискриминатора подсоединен к второму входу усредн ющего блока, к выходам Отставание и Опережение которого подсоединены входы элемента ИЛИ, дополнительный вход блока ввода исходных значений коэффициента делени подключен к выходу Опережение усредн ющего блока, а выходы блока ввода исходных значений коэффициента делени подключены к соответствующим D-входам вычитающего счетчика, при этом формирователь интервалов вычисени текущего значени коэффициента елени содержит последовательно соеиненные RS-триггер, элемент И и элемент ИЛИ, второй вход которого подключен к R-входу RS-триггера, при этом R-вход RS-триггера и третий вход элемента ИЛИ вл ютс соответственно первым и вторым входами формировател интервалов вычислени текущего значе ни коэффициента делени , а S-вход RS-триггера и второй вход элемента И вл ютс соответственно третьим и четвертым входами формировател интервалов вычислени текущего значени коэффициента делени . На чертеже представлена структурна электрическа схема устройства автоподстройки фазы тактовых импульсов . Устройство автоподстройки фазы тактовых импульсов содержит задающий генератор 1, блок выделени фронтов входного сигнала 2, фазовый дискрими натор 3, усредн ющий блок 4, элемент ИЛИ 5, вычитающий счетчик 6, блок 7 ввода исходных значений коэффициента делени , формирователь 8 интервалов вычислени текущего значени коэффициента делени , делитель частоты 9. Формирователь В интервалов вычислени текущего значени коэффициента делени содержит элемент И 10, элемент ИЛИ 11 и RS-триггер 12. Устройство автоподстройки фазы тактовых импульсов работает следующи образом. Входной сигнал поступает на вход блока вьщелени фронтов входного сиг нала 2, на выходе которого формируютс узкие импульсы, соответствующие фронтам входного сигнала. В фазовом дискриминаторе 3 осуществл етс сравнение фаз импульсов с выхода блока вьщелени фронтов входного сиг нала 2 и тактовых импульсов, поступающих с выхода делител частоты 9. При синфазности указанных импульс ных сигналов на выходе фазового дискриминатора 3, а, следовательно, и усредн ющего блока 4 сигналы не формируютс . Делитель частоты 9 рабо тает в режиме многократного счета с предустановкой коэффициента делени значени которого устанавливаютс на его установочных входах, подключенных к соответствующим входам блока 7, в последний такт каждого цикла делени . С по влением импульса на выходе делител частоты 9 производитс ввод исходного значени коэффициента делени делител частоты 9 с бло- 55 ка 7 в вычитающий счетчик 6. Ввод осушествл етс путем подачи импульса с делител частоты 9 на тактовый вход вычитающего счетчика 6 через первый ,вход формировател 8, элемент ИЛИ 11, а также - на вход блока 7. Сигнал с выхода делител частоты 9, поступающий на первый вход формировател 8, устанавливает RS-триггер 12 по R-входу в нулевое состо ние, что обеспечивает запрет прохождени импульсов с выхода задающего генератора 1 на четвертый вход формировател 8, т.е.на вход элемента И 10 и, следовательно, на тактовый вход вычитающего счетчика 6. Вычитакмций счетчик 6 на прот жении цикла делени делител частоты 9 сохран ет значение исходного коэффициента делени , введенное в него на предьщущем цикле. Поэтому делитель частоты 9 работает с исходным неизмен емым от цикла к циклу коэффициентом делени , что позвол ет поддерживать имеющую место синфазность. При нарушении синфазности и по влении импульса на выходе Отставание усредн ющего блока 4 RS-триггер 12 устанавливаетс в единичное состо ние (из-за установки по S-входу импульсом. поданным с выхода Отставание усред„ ющего блока 4 через элемент ИЛИ 5). С этого момента формируетс интервал вычислени текущего значени коэффициента делени путем разрешени прохождени через элементы И 10 и ИЛИ 11 на тактовый вход вычитающего счетчика 6 импульсов с выхода задающего генератора 1. Вычисление значени текущего коэффициента делени происходит путем уменьшени введенного в вычитающий счетчик 6 исходного (расчетного) значени коэффициента делени на число импульсов задающего генератора 1, укладывающихс в инте.рвал рассогласовани . В конце текущего цикла установившеес (текущее) значение коэффициента делени записываетс в делитель частоты 9 и сохран етс в течение следующего цикла. В результате выходной импульс делител частоты 9 формируетс раньше, чем в режиме синфазности , за счет чего и происходит компенсаци рассогласовани с точностью до шага коррекции, определ емого периодом следовани импульсов задающего генератора 1. Далее процессы в устройстве протекают, как и при описанном режиме синфазности.1 1 The invention relates to telecommunications and can be used to automatically adjust the phase of clock pulses in signal conversion devices. A device for clock phase oscillation is known, comprising a series-connected front edge separation unit, a pulse suppression unit, a frequency divider and a phase discrimination, the second input of which is connected to the input of the pulse suppression unit and the output connected to one of the inputs of the pulse shaping unit, the other input which is connected to the output of the master oscillator through the pulse elimination unit, and the output of the pulse generator is connected to the second input of frequency divider 1}. A disadvantage of the known devices for phase clock phase auto-tuning is the long time phase auto-tuning of clock pulses. The closest technical solution to this invention is a clock phase auto-tuning device comprising a sequentially connected input edge separator, a phase discriminator and an average power unit, as well as a master oscillator and an OR element, the input of the input edge attenuating unit device, the output of the averaging unit is connected to the input of a pulse shaping unit, the output of which is connected to another input of the phase discriminator through a frequency divider, The corner output of the averaging unit is connected via the pulse elimination unit to other inputs of the frequency divider, the second output of which is connected to the second input of the averaging unit, the third input of which is connected to the output of the input edge separation unit, and the output of the master oscillator pulses and pulse shaping unit, while the output of the frequency divider is output-. home device l2l. A disadvantage of the known device for automatic phase clock phase clock adjustment is the large time delay clock clock clock. 3J The purpose of the invention is to reduce the clock auto-tuning time. Dp achieve this goal in the device for phase clock auto-tuning, containing serially connected frequency divider, phase discriminator and averaging unit, as well as master oscillator and input edge separator, the output of which is connected to the second input of the phase discriminator, and the input edge separator input the signal and the output of the frequency divider are the input and output of the device, respectively; the sequentially connected shaper of the computation intervals of the current the values of the division factor and the subtracting counter, as well as the input unit of the initial values of the division factor and the OR element, while the outputs of the subtracting counter are connected to the corresponding inputs of the division factor setting of the frequency divider, the output of which is connected to the input of the input unit of the initial values of the division factor and to the first input of the imager intervals of calculation of the current value of the division factor, the second and third inputs of which are connected respectively to the output Advance of the averaging unit and you one OR element, and the fourth input of the imaging unit for calculating the current value of the division factor is connected to the output of the master oscillator, the additional output of which is connected to the counting input of the frequency divider, the second output of the phase discriminator is connected to the second input of the averaging unit, the outputs Lagging and Advance of which are connected inputs of the OR element, the auxiliary input of the input block for initial values of the division factor is connected to the output Advance of the averaging block, and the outputs of the input block and the output values of the division factor are connected to the corresponding D-inputs of the detracting counter, while the compiler of the calculation intervals of the current value of the coefficient contains successively connected RS flip-flop, AND element and OR element, the second input of which is connected to the R input of the RS flip-flop, and R The input of the RS flip-flop and the third input of the OR element are respectively the first and second inputs of the compiler of the calculation intervals of the current value of the division factor, and the S input of the RS flip-flop and the second input of the And element are correspondingly with the third and fourth inputs of the imaging unit for calculating the current value of the division factor. The drawing shows a structural electrical circuit of the phase clock auto-tuning device. The clock phase auto-tuning device contains a master oscillator 1, an edge separation unit for input signal 2, a phase discriminator 3, averaging unit 4, an OR 5 element, a subtracting counter 6, a unit 7 for inputting initial dividing ratio values, a driver 8 for calculating the current coefficient value dividers, frequency divider 9. Shaper In the intervals of calculation of the current value of the division factor contains the element AND 10, the element OR 11 and the RS flip-flop 12. The device of the phase clock clock following way. The input signal is fed to the input of the block at the edges of the input signal 2, at the output of which narrow pulses are formed corresponding to the fronts of the input signal. Phase discriminator 3 compares the phases of the pulses from the output of the edge separator of the input signal 2 and the clock pulses from the output of frequency divider 9. When these pulsed signals are synphasic at the output of the phase discriminator 3 and, therefore, the averaging unit 4 no signals are generated. Frequency divider 9 operates in a multiple counting mode with a preset of the division factor whose values are set at its installation inputs connected to the corresponding inputs of block 7 at the last beat of each division cycle. With the appearance of a pulse at the output of frequency divider 9, the initial value of the division factor of frequency divider 9 from block 7 is entered into subtractive counter 6. Input is performed by applying a pulse from frequency divider 9 to the clock input of the subtracting counter 6 via the first ramp input 8, the element OR 11, as well as to the input of block 7. The signal from the output of frequency divider 9, which arrives at the first input of the driver 8, sets the RS flip-flop 12 through the R input to the zero state, which prevents the impulses from passing through the driver's output ge on the fourth input of the imaging unit 8, i.e., the input of the element AND 10 and, therefore, to the clock input of the detracting counter 6. The readout of the counter 6 during the division cycle of the frequency divider 9 saves the value of the initial division factor entered into it the previous cycle. Therefore, frequency divider 9 operates with the initial division factor that is constant from cycle to cycle, which allows maintaining the in-phase presence. In the event of an in-phase violation and the appearance of a pulse at the output, the Lag of the averaging unit 4 is set. RS-flip-flop 12 is set to one state (due to the impulse supplied from the output at the S input, the Lagging of the averaging unit 4 through the OR 5 element). From this point on, the interval for calculating the current value of the division factor is formed by allowing passage of the elements AND 10 and OR 11 to the clock input of the subtracting counter 6 pulses from the output of the master oscillator 1. The calculation of the value of the current division coefficient occurs by decreasing the initial (estimated) input to the subtracting counter 6 the value of the division factor by the number of pulses of the master oscillator 1, placed in the interval of the error. At the end of the current cycle, the steady-state (current) value of the division factor is recorded in frequency divider 9 and stored for the next cycle. As a result, the output pulse of frequency divider 9 is formed earlier than in the in-phase mode, due to which the error is compensated with an accuracy of the correction step determined by the pulse period of the master oscillator 1. Next, the processes in the device proceed as in the described in-phase mode.
При устойчивом рассогласовании в сторону Опережение по вл етс импульс на выходе Опережение усредн ющего блока 4, под действием которого осуществл етс ввод удвоенного значени расчетного коэффициента делени в вычитающий счетчик 6 путем подключени выходов блока 7 к соответствук цим D-входам вычитающего счетчика 6. Импульс с выхода Опережение усредн ющего блока 4 через элемент ИЛИ 5 осуществл ет запуск формировател 8. Запуск осуществл етс таким же образом, как и при действии импульса с выхода Отставание усредн ющего блока 4. В данном случае при вычислении текущего значени коэффициента делени происходит вычитание импульсов интервала рассогласовани из удвоенного значени расчетного коэффициента делени , и результирующее значение текущегоWith a steady discrepancy towards the Lead, a pulse appears at the output of the Lead Averaging Unit 4, under which a double value of the calculated division factor is entered into the subtracting counter 6 by connecting the outputs of the block 7 to the corresponding D inputs of the deducting counter 6. Pulse C output The advance of the averaging block 4 through the element OR 5 performs the start of the former 8. The launch is carried out in the same way as with the pulse from the output of the Averaging block 4 lagging. In the case of calculating the current value of the division factor, the pulses of the error interval are subtracted from the double value of the calculated division factor, and the resulting value of the current
значени коэффициента делени получаетс больше расчетного значени коэффициента делени . Делитель частоты 9 следующий цикЛ работает с этим значением коэффициента делени , и в результате , его выходной импульс формируетс позже, чем в режиме синфазности , за счет чего происходит компенсаци рассогласовани с точностью до шага коррекции, далее процессы в устройстве протекают, как и при описанном режиме синфазности.the value of the division factor is greater than the calculated value of the division factor. The frequency divider 9 next cycle operates with this value of the division factor, and as a result, its output impulse is formed later than in the synphase mode, due to which the error is compensated with an accuracy of the correction step, then the processes in the device proceed as in the described mode synphase
Таким образом, .компенсаци рассогласовани вне зависимости от величины и знака рассогласовани происходит , в пределах длительности элементарной посылки.Thus, compensation for the error, regardless of the magnitude and sign of the error, occurs within the duration of the elementary parcel.
Предпоженное устройство автоподстройки фазы тактовых импульсов обеспечивает уменьшение времени автоподстройки фазы тактовых импульсов.The pre-set phase clock auto-tuning device provides a reduction in the clock phase auto-tuning time.