SU1112412A1 - Запоминающее устройство - Google Patents

Abstract

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО , содержащее дешифратор адреса слова , выходы которого соединены с числовыми шинами матрицы основных и резервных элементов пам ти, разр дные шины которой подключены к одним из входов основных и резервных усилителей соответственно, одни из управл юших входов которых соединены с выходом формировател  управл ющих сигналов, а выходы подключены к входам выходного блока, матрицу программируемых элементов пам ти, одни из входов которой соединены с выходами регистра адреса разр да и входами деижфратора адреса разр да, а другие входы объединены с входами регистра адреса разр да и  вл ютс  одними из адресных входов устройства, информационными входами которого  вл ютс  одни из входов формировател  управл ющих сигналов, другие входы которого и управл ющие входы выходного блока  вл ютс  одними из управл ющих входов устройства , другими управл ющими входами которого  вл ютс  управл ющие входы матрицы программируемых элементов пам ти, выходом устройства  вл етс  выход выходного блока, отличающеес  тем, что, с целью повышени  быстродействи  устройства, в него введены источник опорного напр жени , и две группы формирователей сигналов, причем входы одних из формирователей сигнаi лов подключены к выходам дешифратора адреса разр да, а выходы - к другим управ (Л л ющим входам основных усилителей, входы других формирователей сигналов соединены , с выходами матрицы программируемых элемеитов пам ти, а выходы - с другими управл ющими входами резервных усилителей , выходы источника опорного напр жени  подключены к другим входам основных и резервных усилителей. to ;ib

Description

Изобретение относитс  к вычислительной технике и может быть использовано при изготовлении больших интегральных схем запоминающих устройств с произвольной выборкой информации, имеющих большую площадь кристаллов, где требуетс  увеличить выход правильно функционирующих изделий с высоким быстродействием.

Известно запоминающее устройство, содержащее матрицуэлементов пам ти (ЭП), схемы логики обрамлени  и схемы коррекции , позвол ющие исправл ть ошибки, вызванные дефектами ЭП, которые расположены в нескольких разр дах матрицы ЭП при наличии такого же числа дополнительных разр дов в матрице (I.

Недостатком этого устройства  вл етс  низкое быстродействие.

Наиболее близким техническим рещением к изобретению  вл етс  запоминающее устройство , содержащее дешифратор адреса слова, соединенный с числовыми адресными щинами матрицы основных и резервных ЭП разр дные шины которых соединены соответственно с основными и резервными усилител ми записи считывани  (УЗС), первые управл ющие входы которых св заны с выходом схемы управлени  записью считыванием , входами подключенной к шинам выборки кристалла, разрешени  записи и входной информации , входы дешифратора адреса разр да соединены с первыми входами матрицы программируемых элементов И, и выходами буферных схем, выходы которых соединены с вторыми входами матрицы программируемых алементов И, третьи входы которой под ключаютс  к управл ющим входам програМ мировани , информационный выход основных и резервных УЗС соединен с входом выходного блока, управл ющие входы к.оторого подключены к шинам выборки кристалла и разрешени  записи, выход выходного блока  вл етс  выходом устройства {2J.

Недостатками известного устройства  вл ютс  низкое быстродействие из-за задержек сигналов коррекции в цел х запрета обращени  к дефектному ЭП основной матрицы , а также сложность устройства.

Целью изобретени   вл етс  повышение быстродействи  устройства.

Поставленна  цель достигаетс  тем, что в запоминающее устройство, содержащее дешифратор адреса слова, выходы которого соединены с числовыми щинами матрицы ос (ювных и резервных ЭП, разр дные шины которвй подключены к одним из входов основных и резервных усилителей соответственно , одни из управл ющих входов которых соединены с выходом формировател  управл ющих сигналов, а выходы подключены к входам выходного блока, матрицу программируемых ЭП, один из входов которой соединены с выходами регистра адреса разр да и входами дещифратора адреса разр да , а другие входы объединены с входами

регистра адреса разр да и  вл ютс  одними из адресных входов устройства, информационными входами которого  вл ютс  одни из входов формировател  управл ющих сигналов, другие входы которого и управл ющие входы выходного блока  вл ютс  одними из управл ющих входов устройства, другими управл ющими входами которого  вл ютс  управл ющие входы матрицы программируемых ЭП выходом устройства -

О выход выходного блока., введены источник опорного напр жени  и- две группы -формирователей сигналов, причем входы одних из формирователей сигналов подключены к выходам дешифратора адреса разр да, и выходы - к другим управл ющим входам основных усилителей, входы других формирователей сигналов соединены с выходами матрицы программируемых ЭП, а выходы - с другими управл ющими входами резервных усилителей, выходы источника опор0 ного напр жени  подключены к другим входам основных и резервных усилителей.

На фиг. I изображена функциональна  схема предложенного устройства; на фиг. 2 - принципиальные схемы наиболее предпочти5 тельных вариантов выполнени  усилителей, формирователей сигналов, матрицы программируемых ЭП и формирователей сигналов .

Предложенное устройство содержит матрицы 1 и 2 основных и резервных ЭП соот0 ветственно с числовыми шинами 3, дешифратор 4 адреса олова, разр дные шины 5 и 6 матриц 1 и 2 соответственно, основные 7 и резервные 8 усилители с одними из управл ющих входов 9, формирователь 10 управл ющих сигналов с входами 11 - 13, другие управл ющие входы 14 и 15 соответственно усилителей 7 и 8.

Устройство содержит также формирователи 16 и 17 сигналов с входами 18 и 19 соответственно, дешифратор 20 адреса раз0 р да, матрицу 21 программируемых ЭП с управл ющими входами 22 и одними из входов 23, регистр 24 адреса разр да с входами 25, источник 26 опорного напр жени  и выходной блок 27 с входами 28 и выходом 29. Матрица 21 программируемых ЭП содержит (фиг. 2) плавкие перемычки 30, контактные площадки 31-33 запоминающие транзисторы 34-37. Формирователь 10 управл ющих сигналов содержит управл ющие транзисторы 38 и 39, формирователи

16 сигналов - диоды 40-42, формирователи 17 сигналов - диоды 43 и 44, усилители 7 и 8 - усилительные транзисторы 45 и 46 соответственно.

Предложенное устройство работает следующим образом.

5 После изготовлени  кристалла запоми-нающего устройства (ЗУ) осуществл етс  его контроль с целью вы влени  местоположени  дефектных ЗП матрицы I. При

установлении адреса дефектного ЭП этот адрес заноситс  в матрицу 21 посредством пережигани  соответствующих плавких св зей , т.е. вместо имеющего дефекты ЭП раз р да матрицы 1 подключаютс  ЭП матрицы 2. Если этот разр д матрицы 2 содержит дефектные ЭП, то он не используетс .

Рассмотрим в качестве примера процесс пережигани  плавкой перемычки (фиг. 2). Ее пережигание и настройка запоминающего элемента матрицы 21 (транзистор 36), так же как и других запоминающих элементов того же разр да матрицы 21, осуществл етс  путем подачи соответствующих напр жений на контактные площадки 33 и кода адреса дефектного разр да на входы 25 матрицы 21. Дл  пережигани  перемычки 30 на вход 23 подаетс  низкий уровень потенциала, соответствующий логическому нулю, на площадку 33 - высокий уровень напр жени , достаточный дл  пережигани  перемычки 30. На площадку 31 подаетс  уровень напр жени , достаточный дл  отпирани  соответствующего транзистора 34 и пережигани  перемычки. Уровни напр жени  и тока определ ютс  конструкторско-технологическими особенност ми устройства . После пережигани  перемычек 30 соответствующий дополнительный разр д матрицы 2 выполн ет функции дефектного разр да матрицы 1. Напр жени  на контактные площадки 31-33 подаютс  на входы 22.

В рабочем режиме (записи или считывани ) на площадки 33 внещние сигналы не подаютс , и транзисторы 34 и 35 не вли ют на работу устройства, так как они отключены от входов 25.

При эксплуатации устройства в режиме записи информации на входы 11 -13 подаютс  логические сигналы выборки кристалла , разрещени  записи и информации соответственно , а на адресные входы - адрес опращиваемого ЭП. При этом происходит возбуждение выходов дещифраторов 4 и 20 в соответствии с кодом адреса опращиваемого ЭП. Возбужденна  щина 3 дещифратора 4 подключает ЭП матрицы 1 выбранного слова к щинам 5 и в исправный ЭП матрицы I, выбираемый сигналом одного из входов 18 дещифратора 20, происходит запись информации, поступающей по входу 13.

При поступлении адреса дефектного разр да возбуждаетс  один из выходов 18 дешифратора 20 и один из выходов 19 матрицы 21. Сигналы с выходов 18 и 19 поступают на соответствующие формирователи 16 и 17. Однако, поскольку на выходах формирователей 16 и 17 формируетс  разный уровень напр жени  - на выходе 15 уровень напр жени  выще, чем на выходе 14, то включаетс  один из усилителей 8, так как идентичные транзисторы 45 и 46 усилителей 7 и 8 образуют токовый ключ с источником 26 в цепи эмиттеров (фиг. 2), и транзистор 46 соответствующего усилител  8 подключает ток источника 26 к одной из шин 6 в зависимости от записываемой информации, отключив тем самым транз-истор 45 соответствующего усилител  7. Управление источником 26 основано на эффекте перехвата тока тем из транзисторов 45 и 46, на базу которого поступает более высокий уровень напр жени .

При отсутствии дефектных ЭП в опрашиваемом разр де матрицы 1 на выходах 15 формирователей 17 находитс  низкий уровень сигнала, это обеспечивает подключение источника 26 к щине 5. Режим считывани  задаетс  формирователем 10. Сигнал о состо нии опрашиваемого ЭП исправного разр да матрицы 1 поступает с выхода 28 усилителей 7 на выход 29 устройства через блок 27. Если опрашиваетс  дефектный разр д матрицы I, то происходит обращение к соответствующему ЭП матрицы 2, в который и записывалась считываема  информаци . Обращение к ЭП матрицы 2 обеспечиваетс  теми же услови ми, которые разрешили обращение к нему в режиме записи. Усилители 7 и 8 работают в режимах записи и считывани , однако в режиме записи считанна  с шин 5 и 6 информаци  не проходит на выход 29 устройства, так как блок 27 стребируетс  сигналами на входах И и 12. Управление источником 26 осуществл етс  через усилители 7 и 8 путем подачи сигналов с входов И -13.

Таким образом, предлагаемое устройство , как и известное, позвол ет производить 1юррекцию дефектных ЭП в матрицах 1 и 2 при наличии резервных ЭП матрицы 2, но с более высоким быстродействием. Быстродействие предлагаемого устройства выще за счет исключеии  задержки сигнала, запрещающего обращение к дефектному ЭП путем блокировки соответствующего усилител , что привело также к упрощению устройства .

29

Claims (1)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее дешифратор адреса слова, выходы которого соединены с числовыми шинами матрицы основных и резервных элементов памяти, разрядные шины которой подключены к одним из входов основных и резервных усилителей соответственно, одни из управляющих входов которых соединены с выходом формирователя управляющих сигналов, а выходы подключены к входам выходного блока, матрицу программируемых элементов памяти, одни из входов которой соединены с выходами регистра адреса разряда и входами дешифратора адре- са разряда, а другие входы объединены с входами регистра адреса разряда и являются одними из адресных входов устройства, информационными входами которого являются одни из входов формирователя управляющих сигналов, другие входы которого и управляющие входы выходного блока являются одними из управляющих входов устройства, другими управляющими входами которого являются управляющие входы матрицы программируемых элементов памяти, выходом устройства является выход выходного блока, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены источник опорного напряжения и две группы формирователей сигналов, причем входы одних из формирователей сигналов подключены к выходам дешифратора адреса разряда, а выходы — к другим управляющим входам основных усилителей, входы других формирователей сигналов соединены. с выходами матрицы программируемых элементов памяти, а выходы — с другими управляющими входами резервных усилителей, выходы источника опорного напряжения подключены к другим входам основных и резервных усилителей.

   1112

   ГС