SU1111188A1

SU1111188A1 - Displacement encoder

Info

Publication number: SU1111188A1
Application number: SU833604498A
Authority: SU
Inventors: Кястутис Стасевич Крищюнас; Винцас Пранович Лаурутис; Вилюс-Антанас Адольфович Пташинскас; Семен Абрамович Гендлин; Исаак Яковлевич Мазо; Евгений Иванович Стогов
Original assignee: Каунасский Политехнический Институт Им.Антанаса Снечкуса
Priority date: 1983-06-10
Filing date: 1983-06-10
Publication date: 1984-08-30

Abstract

1. ПРЕОБРАЗОВАТЕЛЬ ПЕРЕМЕЩЕНИЙ В КОД, содержащий фазовращатель, вход которого соединен с блоком питани , а выход подключен к входу усилител -ограничител , источник опорного напр жени , один выход которого подключен через фазовращатель к информационным входам коммутатора, выход коммутатора подключен к одному входу фазового детектора, первый и второй компараторы, опорные входы которых соединены с первым и вторым источниками установочных сигналов, а выходы подключены соответственно к входам сложени и вычитани реверсивного счетчика, выходы разр дов которого через дешифратор подключены к управл ющим входам коммутатора, блок формировани установочных сигналов, первый выход которого подключен к .установочным входам реверсивного .счетчика, отличающийс тем, что, с целью повьщ1ени точности преобразовател , в него введены первый и второй формирователи импульсов , ключ, счетчик, блок пам ти и блок согласовани отсчетов, один из выходов фазорасщепител подключен к входу блока питани , выход усилител -ограничител подключен к первому входу блока формировани установочных сигналов, второй выход которого подключен к входу вычитани реверсивного счетчика, а третий - к другому вхо-ду фазового детектора, выход фазового детектора подключен к одному входу ключа и через первый формирователь импульсов - к установочным входам счетчика, а через второй формирователь импульсов - к управл ющему входу/ блока пам ти, другой вход ключа соединен Q S с другим выходом источника опорного напр жени , а выход ключа подключен к счетчику, выходы разр дов которого подключены к блоку пам ти, выходы блока пам ти подключены к информационным входам первого и второго компараторов , к одним входам блока согласовани отсчетов и к вторым входам блока формировани установочных сигнаifeid . лов, третий вход которого соединен с выходом коммутатора, четвертьй вход - с другим выходом источника опорного напр жени , а другие входы блока согласовани отсчетов соединены с выходами реверсивного счетчика. 2. Преобразователь по п. 1, отличающийс тем, что блок формировани установочных сигналов содержит первьш и второй элементы И, элемент ИЛИ, первый и второй инверторы , первый, BTopoii и 1ретий триггеры , счетчик блока, компаратор блока, элемент пам ти, сумматор, источник установочных сигналов блока, кнопку, вход которой соединен с общей шиной, а выходы подключены к установочным1. DISPLACEMENT CONVERTER TO A CODE containing a phase shifter, the input of which is connected to the power supply unit, and the output is connected to the input of the limiting amplifier, the source of the reference voltage, one output of which is connected through the phase shifter to the information inputs of the switch, the output of the switch is connected to one input of the phase detector , the first and second comparators, the reference inputs of which are connected to the first and second sources of setup signals, and the outputs are connected respectively to the addition and subtraction inputs of the reversing account The outputs of the bits of which are connected via a decoder to the switch control inputs, a setup signal generating unit, the first output of which is connected to the setup inputs of a reversible counter, characterized in that, in order to improve the accuracy of the converter, the first and second drivers are entered into it pulses, a key, a counter, a memory unit and a sample matching unit, one of the outputs of the phase splitter is connected to the input of the power supply unit, the output of the amplifier-limiter is connected to the first input of the shaping unit setting signals, the second output of which is connected to the subtraction input of the reversible counter, and the third to the other input of the phase detector, the output of the phase detector is connected to one key input and through the first pulse shaper to the installation inputs of the counter, and through the second pulse shaper to the control input / memory block, another key input is connected to a QS with another output of the reference voltage source, and the key output is connected to a meter whose bit outputs are connected to the memory block, the memory block outputs by Keys to the data inputs of the first and second comparators, to the inputs of a block matching samples and to second inputs of the block forming the mounting signaifeid. The third input of which is connected to the switch output, the fourth input to the other output of the reference voltage source, and the other inputs of the sample matching unit are connected to the outputs of the reversible counter. 2. The converter according to claim 1, characterized in that the block forming the setup signals comprises the first and second elements AND, the element OR, the first and second inverters, the first, BTopoii and the third triggers, the block counter, the block comparator, the memory element, the adder, the source of the installation signals of the block, the button whose input is connected to the common bus, and the outputs are connected to the installation

Description

входам первого триггера, пр мой выход первого триггера подключен к одному- входу первого элемента И и к первому выходу блока, а инверсный выход подключен к одному входу второго элемента И и к управл ющим входам элемента пам ти и второго триггера, выходы первого и второго элементов И через элемент ИЛИ подключены к одному инфйрмационному входу второго триггера и к третьему выходу- блока, другой информационный вход второго триггера соединен с третьим входом блока, а выход подключен к второму выходу блока, первый входблока через последовательно соединенные первый И второй инверторы подключен к одному ВХОДУ третьего триггера, выход которого подключен к управл ющему .входу счетчика блока, счетный вход счетчика блока соединен с четвертым входом блока, а выходы разр дов счет ,чика блока подключены к одним входам компаратора блока, один и другой вхо188the first trigger inputs, the direct output of the first trigger is connected to one input of the first element And to the first output of the block, and the inverse output is connected to one input of the second element And and to the control inputs of the memory element and the second trigger, outputs of the first and second elements And through the OR element are connected to one infirmation input of the second trigger and to the third output of the block, another information input of the second trigger is connected to the third input of the block, and the output is connected to the second output of the block, the first input of the block via The first and second inverters are connected to one INPUT of the third trigger, the output of which is connected to the control input of the block counter, the counting input of the block counter is connected to the fourth block input, and the outputs of the counter bits of the block are connected to the same block comparator inputs, one and another in 188

ды сумматора соединены соответственно с вторым входом блока и источником установочных сигналов блока, выходы сумматора через элемент пам ти подклрочены к другим входам компаратора блока, выход которого подключен к другим входам третьего триггера и первого элемента И, другой вход второго элемента И соединен с выходом первого инвертора.Adder dyes are connected respectively to the second input of the block and the source of the installation signals of the block, the outputs of the adder through the memory element are connected to the other inputs of the block comparator, the output of which is connected to the other inputs of the third trigger and the first element And .

3.Преобразователь по п. 1, о тл и ч ающий с тем, что источник опорного напр жени содержит последовательно соединенные генератор импульсов и делитель частоты, выход которого подключен к одному выходу источника опорного напр жени , а выход генератора подключен к другому выходу источника опорного напр жени .3. The converter according to claim 1, which means that the reference voltage source contains series-connected pulse generator and frequency divider, the output of which is connected to one output of the voltage source, and the output of the generator is connected to another output source of the reference tension

4,Преобразователь по п. 1, отличающийс тем, что блок питани содержит последовательно соединенные фильтр и усилитель мощности.4, the converter according to claim 1, characterized in that the power supply unit comprises in series a filter and a power amplifier.

1 Изобретение относитс к системам автоматического контрол и регулировани и может быть использовано дл получени информации о перемещении объекта в цифровом коде и обработки ее S электронных вычислительны машинах. Известен двухканальный индуктивный преобразователь перемещени , содержащий две измерительные цепи, включающие в себ обмотки индуктосина , двухполупериодные выпр мители и фильтры пульсаций, два делител напр жени ,два коммутатора,дифференциальный усилитель, вьшр митель, два компаратора, реверсивный счетчик и дешифратор, причем входы обоих усилителей напр жени соединены отдельно с выходами измерительных цепей , а их выходы - с информационными входами соответствующих коммутаторов управл ющие входы которых соединены с выходами дешифраторов, выходы коммутаторов соединены с входами дифференциального усилител , выход котороге через выпр митель подключен к выходу преобразовател и к входам компараторов, выходы которых подключены к соответствующим выходным клеммам преобразовател и к сигнальным входам реверсивного счетчика, вход обнулени которого подключен к входной клемме преобразовател Сброс, а выход соединен с входом дешифратора р1. Недостатки этого преобразовател сравнительно мала точность ввиду неточности синусоидальности формы огибающей выходного напр жени измерительной цепи и зависимости ее амплитуды от неравномерности воздушного зазора в индуктосине, так как известный преобразователь построен по принципу промежуточной амплитудной модул ции по отношению.к перемещению . Наиболее близким техническим решением к изобретению вл етс преобразователь перемещений в код, содержащий фазовращатель, вход которого соединен с блоком питани , а выход подключен к входу усилител -ограничител , источник опорного напр жени , один выход которого подключен через 3 фазовращатель к информационным входа коммутатора, выход коммутатора подключей к одному входу фазового детек тора, первый и второй компараторы, опорные входы которых соединены с первым и вторым источниками установо ных сигналов, а выходы подключены соответственно к входам сложени и вычитани реверсивного счетчика, вы ,ходы разр дов которого через дешифратор подключены к управл ющим входам коммутатора, блок формировани установочных сигналов, первый выход которого подключен к установочным входам реверсивного счетчика, выход усилител -ограничител подключен к другому входу фазового детектора, выход которого подключен к информаци онным входам первого и второго компараторов L21. Недостатком известного преобразовател вл етс невысока точность, вызванна большой погрешностью дискретности . Цель изобретени - повышение точности преобразовател . Поставленна цель достигаетс тем что в преобразователь перемещени в код, содержащий фазовращатель, вход которого соединен с блоком питани , а выход подключен к входу усилител ограничител , источник опорного напр жени , один выход которого подключен через фазовращатель к информационны входам коммутатора, выход коммутатора подключен к одному входу фазового детектора, первый и второй компарато ры, опорные входы которых соединены с первым и вторым источниками установочных сигналов, а выходы подключены соответственно к входам сложени и вычитани реверсивного счетчика, выходы разр дов которого через дешифратор подключены к управл ющим входам коммутатора, блок формировани установочных сигналов, первый выход которого подключен к установочны входам реверсивного счетчика, введен первьй и второй формирователи импульсов , ключ, счетчик,, блок пам ти и блок согласовани отсчетом, один из выходов фазорасщепител подключен к входу блока питани , выход усилител -ограничител подключен к первому входу блока формировани установочных сигналов, второй выход которого подключен к входу вычитани реверсивного счетчика, а третий - к другому входу фазового детектора, вы 884 ход фазового детектора подключен к одному входу ключа и через Первый формировательимпульсов - к установоч ным входам счетчика, а через второй формирователь импульсов - к управл ющему входу блока пам ти, другой вход ключа соединен с другим выходом источника опорного напр жени , а выход ключа подключен к счетчику, выходы разр дов которого подключены к блоку пам ти, выходы блока пам ти подключены к информационным входам первого и второго компараторов, к одним входам блока согласовани отсчетов и к вторым входам блока формировани установочных сигналов, третий вход которого соединен с выходом коммутатора , четвертый вход - с другим выходом источника опорного напр жени , а другие входы блока согласовани отсчетов соединены с выходами реверсивного счетчика. Блок формировани установочных сигналов содерлсит первый и второй элементы И, элемент ИЛИ, первьп11 и втб ,рой инверторы, первый, второй и третий триггеры, счетчик блока, компаратор блока, элемент пам ти, сумма:тор , источник установочных сигналов блока, кнопку, вход которой соединен с общий шиной, а выходы подключены к установочным входам первого триггера , пр мой выход первого триггера подключен к одному входу первого элемента И и к первому выходу блока, а инверсный выход подключен к одному входу второго элемента И и к управл ющим входам элемента пам ти и второго триггера, выходы первого и второго элементов И через элемент ИЛИ подключены к одному информационному входу второго триггера и к третьему выходу блока, другой информационный вход второго триггера соединен с третьим входом блока, а выход подключен к второму выходу блока, первый вход блока через последовательно соединенные первый и второй инверторы подключен к одному входу третьего триггера, выход которого подключен к управл ющему входу счетчика блока, счетный вход счетчика блока соединен с четвертым входом блока, а выходы разр дов счетчика блока подключены к одним входам компаратора блока, один и другой входы сумматора соединены соответственно с вторым входом блока и источником установочных сигs налов блока, выходы сумматора через элемент пам ти подключены к другим входам компаратора блока, выход которого подключен к другим входам третьего триггера и первого элемента И, другой вход второго элемента .соединен с вьпсодом первого инвертор Источник опорного напр жени сод жит последовательно соединенные генератор импульсов и делитель частот выход которого подключен к одному в ходу источника опорного напр жени , а выход генератораподключен к другому выходу источника опорного напр жени . Блок питани содержит последовательно соединенные фильтр и усилитель мощности. Структурна схема преобразовател представлена на чертеже. Преобразователь перемещений в код содержит фазовращатель 1, вход .которого соединен с блоком 2 питани а вьпсод подключен к входу усилител ограничител 3, источник 4 опорного напр жени , один выход которого подключен через фазовращатель 5 к информационным входам коммутатора 6 выход коммутатора & подключен к одному входу фазового детектора 7, первый 8 и второй 9 компараторы, опорные входы которых соединены с первым 10 и вторым 11 источниками у тановочных сигналов, а выходы подключены соответственно к входам сложени и вычитани реверсивного счетчика 12, выходы разр дов которо го через дешифратор 13 подключены к управл ющим входам коммутатора 6, блок 14 формировани установочных сигналов, первый выход которого под ключен к установочным входам реверсивного счетчика 12, первый 15 и второй 16 формирователи импульсов, ключ 17, счетчик 18, блок 19 пам ти и блок 20 согласовани отсчетов, один из выходов фазорасщепител 5 подключен к входу блока 2 питани , выход усилител -ограничител 3 подключен к первому входу блока 14 фор мировани установочных сигналов, второй выход которого подключен к входу вычитани реверсивного счетчи ка 12, а третий к другому входу фазового детектора 7, выход фазовог детектора 7 подключен к одному вход ключа 17 и через первый формирователь 15 импульсов - к установочным входам счетчика 18, а через второй 886 формирователь 16 импульсов -к управл ющему входу блока 19 пам ти, другой вход ключа 17 соединен с другим выходом источника 4 опорного напр жени , а выход ключа 17 подключен к счетчику 18, выходы разр дов которого подключены к блоку 19 пам ти, выходы блока 19 пам ти подключены к информационным входам первого 8 и второго 9 компараторов, к одним входам блока 20 согласовани отсчетов и к вторым вхоДам блока 14 формировани установочных сигналов, третий вход которого соединен с выходом коммутатора 6, четвертый вход - с другим выходом источника 4 опорного напр жени , а другие входы блока 20 согласовани отсчетов соединены с выходами реверсивного счетчика 12, Блок 14 формировани установочных сигналов содержит первый 21 и второй 22 элементы И, элемент 23 ИЛИ, первый 24 и второй 25 инверторы, первый 26, второй 27 и третий 28 триггеры , счетчик 29 блока, компаратор 30 блока, элемент 31 пам ти, сумматор 32, источник 33 установочных сигналов блока, кнопку 34, вход которой соединен с общей шиной, а выходы подключены к установочным входам триггера 26, пр мой выход триггера 26 подключен к одйому входу первого элемента 21 и к первому выходу блока 14, а инверсный выход подключен к одному входу второго элемента 22 И и к управл ющим входам элемента 31 пам ти и второго триггера 27, выходы первого 21 и второго 22 элементов И через элемент 23 ИЛИ подключены к одному информационному входу второго триггера 27 и к третьему выходу блока 14, другой информационный вход второго триггера 27 соединен с третьим входом блока 14, а выход подключен к второму выходу блока 14, первый вход блока 14 через последовательно соединенные первый 24 и второй 25 инверторы подключен к одному входу третьего триггера 28, выход которого подключен к управл ющему входу счетчика 29 блока, счетный вход счетчика 29 блока соединен с четвертым входом блока 14, а выходы разр дов счетчика 29 блока подключены к одним входам компаратора 30 блока, один и другой входы сумматора 32 соединены соответственно с вторым входом блока 14 и источником 33 установочных сигналов блока, вы71 ходы сумматора 32 через элемент 31 пам ти подключены к другим входам компаратора 30 блока, выход которого подключен к другим входам триггера 28 и первого элемента 21 И, другой вход второго элемента 22 И соединен с выходом первого инвертора 24. Источник 4 опорного напр жени содержит последовательно соединенные генератор 35 импульсов и делитель 36 частоты, выход которого подключен к одному выходу источника 4 опорного напр жени , а выход генератора 35 подключен к другому выходу источника 4 опорного напр жени . Блок 2 питани содержит последовательно соединенные фильтр и усилитель мощности (на чертеже не предста лены) . Преобразователь работает следующим образом. Перед началом работы преобразователь устанавливаетс в исходное поло жение. В момент нажати кнопки 34 триггер 26 мен ет свое состо ние на противоположное. На пр мом выходе триггера по вл етс уровень О, который закрывает элемент 21. На инверсном выходе триггера 26 уровень 1 открывает элемент 22 и разрешает запись в элемент 31 пам ти. С выхода фазовращател 1 через усилитель-ограничитель 3 и инвертор 24 поступают пр моугольные импульсы с фазой, пр мо пропорционально завис щей от перемещени вала фазовращател 1. Эти импульсы через элементы 22 и 23 поступают на первый вход фазового детектора 7. Если положение фазовращател в этот момент соответствует середине апертуры, то н входе фазового детектора 7 приход т сигналы, разность фаз которых равна 180. Фазовый детектор 7 вырабатывает импульсы, длительность которых соответствует этой разности. Каждый передний фронт таких импульсов откры вает ключ 17, через который с генер тора 35 импульсов высокой частоты на счетчик 18 проходит определенное число Nijo импульсов и через формиро ватель импульсов 16 разрешает запис в блок 19 пам ти. В момент окончани импульса с фазового детектора 7 ключ 17 закрываетс и одновременно формирователи 15 и 16 вырабатывают импульсы, которые запрещают запись в блок 19 пам ти и обнул ют счетчик 18, С приходом следующего импульса 8 .8 с фазового детектора 7 этот процесс повтор етс . Код числа .Мд с блока 19 пам ти поступает на один из входов блока 20, где согласуетс с кодом числа Ml. , поступающим из реверсивного счетчика 12, и на выходе преобразовател по вл етс код числа М . Одновременно код числа поступает на одни из входов компараторов 8 и 9 и на входы сумматора 32,, На другие входы компараторов 8 и 9 с выходов источников 10 и 11 посто нно поданы коды чисел ,Ыду и определ ющие соответственно нижнюю И верхнюю границы апертуры, а число ;(р соответствует середине апертуры, поэтому здесь никаких изменение не происходит. На другие входы сумматора 32 с источника 33 посто нно подан инверсный код числа ,Йдо Разница кодов Ы на выходах сумматора 32 равна нулю и записьюаетс в элемент 31 пам ти (кнопка 34 нажата и запись разрешена) и поступает на входы компаратора 30, Импульсы с фазовращател 1 через усилитель-ограничитель 2, инверторы 24 и 25 поступают на вход триггера 28, который с прирсодом переднего фронта каждого импульса мен ет свое положение, тем самым разреша работу счетчика 29, которьй подсчитьшает импульсы с генератора 35 до тех nopj пока код числа импульсов на его выходе не сравниваетс с кодом числа Nj. на входе элемента 31. Так как в этом случае число NJ 0, то компаратор 30 выдает сигнал, запрещающий измен ть состо ние триггера 28, и счетчик 29 работы не начинает. Сигнал с выхода компаратора 30 на вход фазового детектора 7 не проходит, так как элемент 21 закрыт (кнопка 34 нажата). В момент отпускани кнопки 34 триггер 26 врзвращаетс в предыдущее состо ние, На пр мом выходе по вл етс уровень 1, который открывает ключ 21 и устанавливает в исходное положение реверсивный (число 2.0 счетчик 12. На инверсном выходе триггера 26 по вл етс уровень О, который закрывает ключ 22 и запрещает запись в элемент 31 пам ти. Таким образом, на выходе преобразовател имеетс код числа MQ , на входах блока 20 имеютс коды чисел NIO и Njo в элемент 31 пам ти записи код числа Ыт, 0, а сигнал с фазовращател 1 через усилитель-огра9 ничитель 3, инверторы 24 и 25 и пос соответствующей обработки, описанной выше, в триггере 28, счетчике 29, элементе 31 пам ти и компаратор 30 через элементы 21 и 23 поступает на вход фазового детектора 7. Преобразователь находитс в исходном состо нии, и измерение перемещени начинаетс с момента отпускани кнопки 34, а начало отсчета измерени перемещени производитс в сере дине апертуры, в которой находитс в этот момент фазовращатель. Однако положение фазовращател в исходном состо нии может не соответствовать .середине апертуры, тогд разность фаз информативного и опорного импульсов не равна 180° и в счетчик 18 и в блок 19 пам ти посту пает число импульсов , М- в пределах N-iWiW NAwiax О « равное Пусть, например, в блок 19 пам ти . .посленажати кнопки 34 поступил ко числа импульсов -С Ы Nmay г что означает, что разность фаз сигналов на входах фазового детектора 7 боль ше 180. Этот код поступает на вход су матора 31, где суммируетс с посто нным кодом числа . Полученна разность . Hj записываетс в эле мент 31 пам ти (кнопка 34 нажата) и поступает на входы компаратора 30 Одновременно каждый передний фронт импульса с усилител -ограничител 3 через инверторы 24 и 25 мен ет сост ние триггера 28, тем самым разреша работу счетчика 29, который начинает подсчет импульсов с генератора 35. Код числа подсчитанных импульсо поступает на другие входы компарато ра 30. В момент равенства кодов на входах компаратор 30 вырабатывает импульс, который возвращает триггер 28 в предыдущее состо ние, тем самы останавлива и сбрасыва показани счетчика 29. Таким образом, на выходе компаратора 30 получаетс импульс , задержанный пропорционально 1СОДУ числа NJ , которое равн етс превышению числа No, . В момент отпускани кнопки 34 код числа N-t, за поминаетс в элементе 31 пам ти и все последующие импульсы на выходе компаратора 30 задерживаютс относи тельно импульсов на выходе усилител -ограничител 3 на врем , пропордиональное коду числа Nt, . С выхода компаратора 30 импульсы через открытие элементы 21 и 23 поступают 8810 на вход фазового детектора 7, на входах которого разность фаз между информационными и опорным сигналами теперь равна 180, и, следовательно, на выходе преобразовател имеетс код числа Цо , соответствующий исходному положению преобразовател . . Пусть теперь, в блок 19 пам ти после нажати кнопки 34 поступил код числа импульсов VS rnJvA 4 J CHjo J тогда разность фаз сигналов на входах фазового детектора 7 меньше 180°. Р1мпульсы с усилител -ограничител 3 через инвертор 24 и элементы 22 и 23 проход т на входы фазового детектора 7 и триггера 27. Триггер 27 при нажатой кнопке 34 и приразности фаз сигналов на его входах меньше 180, мен свое состо ние, вырабатывает импульс,. который поступает на вход обратного счета реверсивного счетчика 12, код на выходе которого уменьшаетс на единицу, и через дешифратор 13 поступает на коммутатор 6, который, соответственно поступившему коду, подключает к опорному входу, фазового детектора 7 и входу триггера 27 соответствующий выход фазорасщепител 5 с фазой u rgcir bd . В результате разность фаз сигналов на входах фазового детектора 7 и триггера 27 становитс; больше 180° и триггер 27 возвращаетс в предыдухцее состо ние, а в блок 19 пам ти тепер.ь поступает код числа и-мпульсов 14(5 W M jYiav Сумматор 32 вычисл ет разность кодов чисел . W K -f-IA g , котора через элемент 31 пам ти поступает на входы компаратора 30. В момент опускани кнопки 34 код числа М запоминает элементом 31 , а на выходе компаратора 30 вырабатываютс импульсы, задержагшые пропорционально коду числа Но, На входы фазового детектора 7 приход т импульсы с разностью фаз 180. Реверсивный счетчик 12 в момент отпускани кнопки 34 устанавливаетс в исходное положение . Таким образом, на входы блока 20 приход т коды чисел Н и 2й выходах по вл етс код числа д , соответствующий исходному положению преобразовател . Начало отсчета измерени производитс от той точки диапазона перемещений, в которой находилс фазовращатель в момент отпускани кнопки 34. Пусть вал фазовращател 1, начина с выбранной точки S -О, движет11 с так, что разность фаз между инфор мационным и опорным сигналами на вхо дах фазового детектора 7, начина с 180, увеличиваетс . На опорный вход фазового детектора 7 в этот момент подключен выход фазорасщепител 5, соответствутощий коду числа исходного положени реверсивного счетчика 12 с посто нной фазой о 0. г На выходе фазового детектора 7 вырабатываютс импульсы, ширина которых увеличиваетс согласно увеличению ра ности фаз входных сигналов. Соответственно ширине этих импульсов ключ 17 пропускает пакет импульсов с генератора 35 на счетчик 18, который подсчитывает число импульсов в пакете , а передний фронт каждого импульса через формирователь 16 импульсов разрешает запись в блок 19 пам ти. По окончании каждого импульса на выходах фазового детектора 7 формирователи импульсов 16 и 15 формируют команды, по которым код числа импуль сов в пакете Mj запоминаетс в блоке 19 пам ти, а счетчик 18 устанавливаетс в нулевое положение и начинает работу с приходом следующего пакета импульсов. Таким образом, на выходе блока 19 пам ти имеетс код числа М;, , который увеличиваетс про порционально увеличивающейс разности фаз между информационным и опорным сигналами на входах фазового детектора 7 и, следовательно, пропор ционально перемещению вала фазовраща тел 1 . В какой-то момент времени код числа N сравниваетс с заданным кодом числа Ы,сп,(.. на входах компаратора 9, который вырабатыв.ает импульс , поступающий на вход пр мого счета реверсивного счетчика 12. Это означает, что вал фазовращател достиг верхней границы апертуры. Код на выходе реверсивного счетчика 12 увеличиваетс на единицу (Чг N20- + и поступает на входы дешифратора 13 и блока 20. Код на выходах дешифратора 13 измен етс также на единицу и коммутатор 6 подключает к опорному входу фазового детектора 7 выход фазорасщепител 5 с фазой ф йл-/п Таким образом, на бходах фазового детектора 7 .разность фаз входных си налов становитс равной 180, а на выходах блока 19 пам ти по вл етс код числа. На выходах блока 20 имеетс код числа ,,o4r-K{Nio-H где - соответствующий вес одного 812 импульса компараторов 8 и 9. При дальнейшем перемещении вала фазовращател 1 код на выходах блока 19 пам ти увеличиваетс , и в момент, когда М/( -М4 imu-ч компаратор 9 вырабатывает следующий импульс. Выходной код счетчика 12 становитс что аналогично описанному выше вызы вает срабатывание коммутатора 6, который подключает к опорному входу фазового детектора 7 следующий выход фазорасщепител 5 с фазой Разность фаз между сигналами оп ть становитс равной 180. На выходах блока 19 пам ти оп ть по вл етс код числа Мю , а на выходах блока 20 - код числа N Ыло -( При дальнейшем перемещении вала фазовращател преобразователь работает аналогично описанному выше. Пусть в какой-то момент вал фазовращател 1 мен ет направление перемещени на обратное. Б это врем к опорному входу фазового детектора 7 подключен выход фазорасщепител 5 с фазой, например, j на выходах блока 19 пам ти имеетс код числа f4 ., а на выходах блока 20 имеетс код числа Н N) (-(Njo i-i), С изменением направлени перемещени разность фаз между информационным и опорным сигналами на входах фазового детектора 7 начинает уменьшатьс , и, следовательно, код числа N на выходах блока 19 пам ти также уменьшаетс . В момент равенства кодов чисел N/1 и , и входах компаратора 8 вырабатываетс импульс, поступающий на вход обратного счета реверсивного счетчика 12. Это означает , что положение фазовращател 1 соответствует нижней границе апертуры . Код на выходе реверсивного счетчика 12 уменьшаетс на единицу, т.е. 2.-М2о -1 , что через дешифратор 13 вызывает срабатывание коммутатора 6, который к опорному входу фазового детектора 7 подключает выход фазорасп(епител 5 с фазой 2jr после чего разность фаз между сигналами на входах фазового детектора 7 становитс 180, на выходах блока 19 пам ти по вл етс код числа , Н о , а на выходах блока 20 - код числа N Ы t-k (NiQ- ) . При дальнейшем перемещении вала фазовращател 1 разность фаз между сигналами на входах фазового детек131 The invention relates to automatic control and regulation systems and can be used to obtain information about the movement of an object in a digital code and to process its S electronic computers. A two-channel inductive displacement transducer is known, comprising two measuring circuits including inductosine windings, full-wave rectifiers and pulsation filters, two voltage dividers, two switches, a differential amplifier, an expander, two comparators, a reversible counter and a decoder, both inputs of both amplifiers the voltages are connected separately to the outputs of the measuring circuits, and their outputs are connected to the information inputs of the corresponding switchboards whose control inputs are connected to the outputs of If the switches, the outputs of the switches are connected to the inputs of the differential amplifier, the output of which is connected via a rectifier to the output of the converter and to the inputs of comparators whose outputs are connected to the corresponding output terminals of the converter and to the signal inputs of the reversible counter, the input of which is connected to the input terminal of the Reset converter, and the output is connected to the input of the decoder p1. The disadvantages of this converter are relatively low accuracy due to the inaccuracy of the sinusoidal shape of the envelope of the output voltage of the measuring circuit and the dependence of its amplitude on the unevenness of the air gap in the inductosine, since the known converter is based on the principle of intermediate amplitude modulation with respect to. to move. The closest technical solution to the invention is a displacement transducer into a code containing a phase shifter, the input of which is connected to the power supply unit, and the output is connected to the input of the amplifier-limiter, the voltage source, one output of which is connected through the 3 phase shifter to the information inputs of the switch, output the switch is connected to one input of the phase detector, the first and second comparators, whose reference inputs are connected to the first and second sources of set signals, and the outputs are connected respectively to the inputs of the addition and subtraction of a reversible counter, you, whose bit moves through the decoder are connected to the control inputs of the switch, the unit for generating setup signals, the first output of which is connected to the setup inputs of the reversible counter, the output of the amplifier-limiter connected to another input of the phase detector, the output of which is connected to the information inputs of the first and second comparators L21. A disadvantage of the known converter is the low accuracy caused by the large discretization error. The purpose of the invention is to improve the accuracy of the converter. The goal is achieved by the fact that in the displacement converter to the code containing the phase shifter, the input of which is connected to the power supply unit, and the output is connected to the input of the limiter amplifier, the reference voltage source, one output of which is connected through the phase shifter to the information inputs of the switch, the output of the switch is connected to one the input of the phase detector, the first and second comparators, the reference inputs of which are connected to the first and second sources of setting signals, and the outputs are connected to the addition inputs respectively and subtracting a reversible counter whose discharge outputs are connected to the control inputs of the switch via a decoder, a setup signal generation unit, the first output of which is connected to the setup inputs of the reversing counter, the first and second pulse drivers, key, counter, memory block and block are entered matching by counting, one of the outputs of the phase splitter is connected to the input of the power supply unit, the output of the limiter amplifier is connected to the first input of the forming unit of setting signals, the second output of which is connected It is connected to the subtraction input of the reversible counter, and the third to the other input of the phase detector, you 884 connect the phase detector to one key input and through the First impulse driver - to the installation inputs of the counter, and through the second impregnator - to the control input of the memory unit the other key input is connected to another output of the voltage source, and the key output is connected to the counter, the bit outputs of which are connected to the memory unit, the memory unit outputs are connected to the information inputs of the first and second computers tori to one input matching block samples and inputs to the second adjusting signal generating unit, a third input coupled to an output of the switch, the fourth input - to the other output of the reference voltage source and another input samples matching block connected to outputs of the reversible counter. The unit for generating the setup signals contains the first and second elements AND, the OR element, the first 11 and the VTB, the swarm inverters, the first, second and third triggers, the block counter, the block comparator, the memory element, the sum: the torus, the source of the block setup signals, the button, the input which is connected to the common bus, and the outputs are connected to the setup inputs of the first trigger, the forward output of the first trigger is connected to one input of the first element And to the first output of the block, and the inverse output is connected to one input of the second element And memory element and the second trigger, the outputs of the first and second elements And through the OR element connected to one information input of the second trigger and to the third output of the block, another information input of the second trigger connected to the third input of the block, the output connected to the second output of the block the unit through serially connected first and second inverters connected to one input of the third trigger, the output of which is connected to the control input of the unit counter, the counting input of the unit counter is connected to the fourth input unit a, and the outputs of the bits of the block counter are connected to one input of the block comparator, one and the other inputs of the adder are connected respectively to the second input of the block and the source of the installation signals of the block, the outputs of the adder through the memory element are connected to other inputs of the comparator of the block, the output of which is connected to other inputs of the third trigger and the first element And, another input of the second element. connected to the output of the first inverter The reference voltage source supplies a series-connected pulse generator and a frequency divider whose output is connected to one in the direction of the reference voltage source, and the generator output is connected to another output of the reference voltage source. The power supply unit contains a series-connected filter and power amplifier. The block diagram of the converter is represented in the drawing. The displacement transducer to the code contains phase shifter 1, input. which is connected to the power supply unit 2 and the transducer is connected to the input of the amplifier limiter 3, the source 4 of the reference voltage, one output of which is connected through the phase shifter 5 to the information inputs of the switch 6 the output of the switch & The first 8 and second 9 comparators are connected to one input of the phase detector 7, the reference inputs of which are connected to the first 10 and second 11 sources of setting signals, and the outputs are connected to the addition and subtraction inputs of a reversible counter 12, the outputs of which are discharged through a decoder 13 are connected to the control inputs of the switch 6, the block 14 of generating setup signals, the first output of which is connected to the setup inputs of the reversible counter 12, the first 15 and the second 16 pulse drivers, the key 17, the counter 18, block 19 The unit and the sample matching unit 20, one of the outputs of the phase splitter 5 is connected to the input of power supply unit 2, the output of the limiter amplifier 3 is connected to the first input unit 14 of the setup signals, the second output of which is connected to the subtracting input of the reversible counter 12, and the third to the other input of the phase detector 7, the output of the phase detector 7 is connected to one input of the key 17 and through the first driver 15 pulses to the installation inputs of the counter 18, and through the second 886 the driver of the pulse 16 to the control input of the memory block 19, the other input of the key 17 is connected to another output of the source 4 of the reference voltage, and the output of the key 17 is connected to the counter 18, the outputs of which bits are connected to the memory block 19, the outputs of the memory block 19 are connected to the information inputs of the first 8 and second 9 comparators, to one input of the sample matching unit 20 and to the second inputs of the installation signal generating unit 14, the third input of which is connected to the output of the switch 6, the fourth input to the other output of the reference voltage source 4, and the other inputs of the connection matching unit 20 ina with reversible counter outputs 12, Block 14 of forming setup signals contains first 21 and second 22 elements AND, element 23 OR, first 24 and second 25 inverters, first 26, second 27 and third 28 triggers, block counter 29, block comparator 30, memory element 31, adder 32, block installation signal source 33, button 34, the input of which is connected to the common bus, and outputs are connected to the setup inputs of the trigger 26, direct output of the trigger 26 is connected to the single input of the first element 21 and to the first output of the block 14, and the inverse output is connected to one The second input of the second element 22 And to the control inputs of the memory element 31 and the second trigger 27, the outputs of the first 21 and second 22 elements AND via the element 23 OR are connected to one information input of the second trigger 27 and to the third output of block 14, another information input The second trigger 27 is connected to the third input of the block 14, and the output is connected to the second output of the block 14, the first input of the block 14 through the first 24 and second 25 inverters connected in series to one input of the third trigger 28, the output of which is connected to the control input the counter 29 of the block, the counting input of the counter 29 of the block is connected to the fourth input of the block 14, and the bit outputs of the counter 29 of the block are connected to one input of the comparator 30 of the block, one and the other inputs of the adder 32 are connected respectively to the second input of the block 14 and the source 33 of the installation signals of the block The outputs 71 of the adder 32 through the memory element 31 are connected to other inputs of the comparator 30 of the block, the output of which is connected to the other inputs of the trigger 28 and the first element 21 And, the other input of the second element 22 And connected to the output of the first inverter 24. The source 4 of the reference voltage contains a series-connected pulse generator 35 and a frequency divider 36, the output of which is connected to one output of the source 4 of the reference voltage, and the output of the generator 35 is connected to another output of the source 4 of the reference voltage. The power supply unit 2 comprises a series-connected filter and a power amplifier (not shown in the drawing). The Converter operates as follows. Before starting operation, the converter is set to its original position. When the button 34 is pressed, the trigger 26 changes its state to the opposite. At the direct exit of the trigger, a level O appears, which covers element 21. At the inverse of the trigger output 26, level 1 opens element 22 and allows writing to memory element 31. The output of the phase shifter 1 through the limiting amplifier 3 and the inverter 24 receives square pulses with a phase directly proportional to the phase shifter 1 depending on the movement of the shaft. These pulses through the elements 22 and 23 arrive at the first input of the phase detector 7. If the position of the phase shifter at this moment corresponds to the middle of the aperture, then signals arriving at the input of the phase detector 7, the phase difference of which is 180. Phase detector 7 produces pulses, the duration of which corresponds to this difference. Each leading edge of such pulses opens a key 17 through which a certain number of Nijo pulses pass from the generator 35 high-frequency pulses to the counter 18 and through the pulse generator 16 allows writing to memory 19. At the moment of the end of the pulse from the phase detector 7, the key 17 is closed and at the same time the drivers 15 and 16 produce pulses that prohibit writing to the memory block 19 and zero the counter 18, With the arrival of the next pulse 8. 8, phase detector 7, this process is repeated. Code number. The MD from memory block 19 is fed to one of the inputs of block 20, where it is consistent with the code of the number Ml. coming from the reversing counter 12, and the output of the converter is the code of the number M. At the same time, the code of the number goes to one of the inputs of comparators 8 and 9 and to the inputs of the adder 32, the other inputs of the comparators 8 and 9 from the outputs of sources 10 and 11 are constantly fed codes of numbers, Id and defining respectively the lower and upper bounds of the aperture, and number; (p corresponds to the middle of the aperture; therefore, no change occurs here. The other inputs of the adder 32 from the source 33 are permanently fed to the inverse code of the number, Ydo. The difference of codes Ы at the outputs of the adder 32 is zero and is written to the memory element 31 (button 34 is pressed and recording is enabled) and is fed to the inputs of the comparator 30, Pulses from the phase shifter 1 through the limiting amplifier 2, the inverters 24 and 25 are fed to the input of the trigger 28, which, with the leading edge of each pulse, changes its position, thereby allowing the counter 29, which counts the pulses from the generator 35 to those nopj while the pulse number code on er the output is compared not with the code number Nj. at the input element 31. Since, in this case, the number NJ 0, the comparator 30 generates a signal prohibiting changing the state of the trigger 28, and the counter 29 does not start operation. The signal from the output of the comparator 30 to the input of the phase detector 7 does not pass, since the element 21 is closed (button 34 is pressed). At the moment when the button 34 is released, the trigger 26 is reverted to the previous state. At the direct exit, a level 1 appears, which opens the key 21 and reverses to the initial position (number 2. 0 counter 12. At the inverse of the output of the trigger 26, a level O appears, which closes the key 22 and prohibits writing to the memory element 31. Thus, at the output of the converter there is a code of the number MQ, at the inputs of block 20 there are codes of numbers NIO and Njo in the recording memory element 31, the code of the number Ыт, 0, and the signal from the phase shifter 1 through the limiting amplifier 3, inverters 24 and 25 and After the corresponding processing described above, in the trigger 28, the counter 29, the memory element 31 and the comparator 30 through the elements 21 and 23 are fed to the input of the phase detector 7. The converter is in the initial state, and the displacement measurement starts from the moment the button 34 is released, and the displacement measurement start is made in the middle of the aperture in which the phase shifter is located. However, the position of the phase shifter in the initial state may not correspond. the middle of the aperture, then the difference of the phases of the informative and reference pulses is not equal to 180 ° and the number of pulses is fed to counter 18 and memory block 19, M is equal to N-iWiW NAwiax O “Let, for example, memory block 19 be. . After the button 34 is pressed, the number of pulses is –C N Nmay g, which means that the phase difference of the signals at the inputs of the phase detector 7 is greater than 180. This code is fed to the input of sumator 31, where it is summed with a constant code of a number. The resulting difference. Hj is written to memory element 31 (button 34 pressed) and fed to the inputs of comparator 30. At the same time, each leading edge of the pulse from amplifier 3, through inverters 24 and 25, changes the status of trigger 28, thereby enabling the counter 29, which starts counting pulses from the generator 35. The code of the number of counted pulses goes to the other inputs of the comparator 30. At the moment of equality of the codes at the inputs, the comparator 30 generates a pulse, which returns the trigger 28 to the previous state, thereby stopping and resetting the readings of the counter 29. Thus, at the output of the comparator 30, a pulse is obtained that is delayed in proportion to the 1 SODE of the number NJ, which is equal to the excess of the number No,. At the time the button 34 is released, the code of the number N-t is remembered in memory element 31 and all subsequent pulses at the output of the comparator 30 are delayed relative to the pulses at the output of limiting amplifier 3 for a time proportional to the code of the number Nt,. From the output of the comparator 30, the pulses through the opening elements 21 and 23 arrive 8810 at the input of the phase detector 7, at the inputs of which the phase difference between the information and reference signals is now 180, and therefore, at the output of the converter there is a code of the number Tso corresponding to the initial position of the converter. . Let now, in the memory block 19, after pressing button 34, a code of the number of pulses VS rnJvA 4 J CHjo J is received then the phase difference of the signals at the inputs of the phase detector 7 is less than 180 °. P1 pulses from the limiter amplifier 3 through the inverter 24 and the elements 22 and 23 are passed to the inputs of the phase detector 7 and the trigger 27. The trigger 27, when the button 34 is pressed and the phase of the signals at its inputs is less than 180, changes its state, produces a pulse ,. which arrives at the countdown input of the reversible counter 12, the output code of which decreases by one, and through the decoder 13 enters the switch 6, which, respectively, the incoming code connects to the reference input of the phase detector 7 and the trigger 27 input the corresponding output of the phase splitter 5 s phase u rgcir bd. As a result, the phase difference of the signals at the inputs of the phase detector 7 and the trigger 27 becomes; more than 180 °, and the trigger 27 returns to the previous state, and now to memory block 19. There is a code for the number of i-pulses 14 (5 W M j Yiav Adder 32 calculates the difference between the codes of numbers. W K -f-IA g, which through the memory element 31 enters the inputs of the comparator 30. When the button 34 is lowered, the code of the number M is memorized by the element 31, and at the output of the comparator 30 pulses are generated, delayed in proportion to the code of the number Ho, Pulses with a phase difference 180 arrive at the inputs of the phase detector 7. The reversible counter 12 is reset to the initial position when the button 34 is released. Thus, the codes of the numbers H and 2nd outputs appear at the inputs of block 20, the code of the number g corresponding to the initial position of the converter. The origin of the measurement is made from the point of the displacement range at which the phase shifter was located when the button 34 was released. Let the shaft of the phase shifter 1, starting from the selected point S –O, move 11 s so that the phase difference between the information and reference signals at the inputs of the phase detector 7, starting from 180, increases. At this moment, the output of the phase splitter 5 is connected to the reference input of the phase detector 7, corresponding to the code of the initial position number of the reversible counter 12 with a constant phase of 0. g At the output of the phase detector 7, pulses are produced, the width of which increases according to the increase in the phase difference of the input signals. According to the width of these pulses, the key 17 passes the pulse packet from the generator 35 to the counter 18, which counts the number of pulses in the packet, and the leading edge of each pulse through the pulse shaper 16 allows writing to the memory block 19. At the end of each pulse at the outputs of the phase detector 7, pulse shapers 16 and 15 form commands that store the code for the number of pulses in the packet Mj in memory block 19, and the counter 18 is set to zero and starts working with the arrival of the next pulse packet. Thus, at the output of memory block 19, there is a code of the number M ;, which increases in proportion to the increasing phase difference between the information and reference signals at the inputs of the phase detector 7 and, therefore, is proportional to the movement of the phase rotation shaft 1. At some point in time, the code of the number N is compared with the given code of the number L, cn, (. . the inputs of the comparator 9, which vyrabatyv. sets the pulse arriving at the input of the direct account of the reversible counter 12. This means that the phase shifter shaft has reached the upper boundary of the aperture. The code at the output of the reversible counter 12 is increased by one (Chg N20- + and goes to the inputs of the decoder 13 and block 20. The code at the outputs of the decoder 13 is also changed by one and the switch 6 connects to the reference input of the phase detector 7 the output of the phase splitter 5 with the phase of the file l / n. Thus, at the inputs of the phase detector 7. the phase difference of the input signals becomes 180, and a number code appears at the outputs of memory block 19. At the outputs of block 20, there is a code of the number ,, o4r-K {Nio-H where is the corresponding weight of one 812 pulse of comparators 8 and 9. With further movement of the shaft of the phase shifter 1, the code at the outputs of memory block 19 is increased, and at the moment when M / (-M4 imu-h comparator 9 generates the next pulse. The output code of the counter 12 becomes the same as described above, triggers the switch 6, which connects to the reference input of the phase detector 7 the next output of the phase splitter 5 with the phase difference between the signals again becomes equal to 180. At the outputs of memory block 19, the code of the mu number appears again, and at the outputs of block 20, the code of the number Nlo is (With further movement of the shaft of the phase shifter, the converter works in the same way as described above. Let at some point the shaft of the phase shifter 1 reverses the direction of movement. At this time, the output of the phase splitter 5 with a phase, for example, j, is connected to the reference input of the phase detector 7, for example, the code of the number f4 on the outputs of the memory unit 19. and at the outputs of block 20 there is a code of the number N N) (- (Njo ii). With a change in the direction of movement, the phase difference between the information and reference signals at the inputs of the phase detector 7 begins to decrease, and therefore the code of the number N at the outputs of block 19 these also decrease. At the moment of equality of the codes of the numbers N / 1 and, and the inputs of the comparator 8, a pulse is generated, which arrives at the input of the reverse count of the reversible counter 12. This means that the position of the phase shifter 1 corresponds to the lower boundary of the aperture. The code at the output of the reversible counter 12 is reduced by one, t. e. 2 -M2o -1 that via the decoder 13 triggers the switch 6, which connects the phase difference to the reference input of the phase detector 7 (the detector 5 with phase 2jr after which the phase difference between the signals at the inputs of phase detector 7 becomes 180 The code of the number, H o, appears, and at the outputs of block 20, the code of the number N Ы tk (NiQ-). With further movement of the shaft of the phase shifter 1, the phase difference between the signals at the inputs of the phase detector13

тора 7 уменьшаетс , соответственно, уменьшаетс код на выходах блока 19 пам ти, а в моменту когда компаратор 8 вырабатывает следу 01ций импульс. Выходной код реверсивного счетчика 12 становитс Mi K2.o-f-i 2, что аналогично описанному выше вызывает срабатывание коммутатора 6, который подклчюает к опорному входу фазового детектора 7 выход фазорпсщепитёл 5 с фазой Разность фаз между входными сигналами оп ть увеличиваетс до 180 , на выходах блока 19 пам ти,оп ть по вл етс код числа Мдо а на выходах блока 20 - код числа ,i(v(l(|Чгo 4+2) Последующие циклы работы преобразовател аналогичны. Когда положение вала фазовращател 1 соответствует выбранной точке начала отсчета ( 5 0), к опорному входу фазового детектора 7 подключаетс выход фазорасщепител 5 с фазой % 0, на выходах реверсивного счетчика 12 име ,етс код числа .Кай выходах блока 19 пам ти - код числа Н/ю а на выходах блока 20 - код числа (Чо- КдО - Ы2.й . При дальнейшем пере11188UThe torus 7 is reduced, respectively, the code at the outputs of the memory block 19 decreases, and at the moment when the comparator 8 generates a pulse after the 01stortions. The output code of the reversible counter 12 becomes Mi K2.ofi 2, which, as described above, triggers the switch 6, which connects to the reference input of the phase detector 7 the output of the phase splitter 5 with the phase difference between the input signals again increases to 180, at the outputs of block 19 memory ti, again the code of the number Mdo appears on the outputs of block 20 — the code of the number, i (v (l (| Chgo 4 + 2)) The subsequent cycles of the converter operation are similar. When the position of the shaft of the phase shifter 1 corresponds to the selected starting point (5 0 ) to the phase reference input The second detector 7 is connected to the output of the phase splitter 5 with the phase% 0, the outputs of the reversible counter 12 have the number code. The outputs of the memory block 19 are the number code N / U and the outputs of the block 20 are the number code (Cho-CdO - L2). y. With further pe11188U

мещении в следующий момент равенства кодов чисел .Hi и выходах реверсивного счетчика 12 по вл етс In the next moment, the equality of the .Hi number codes and the outputs of the reversible counter 12 appears

код числа -U к опорному 5 входу фазового детектора 7 подключаетс выход фазорасщепител 5 с фазой ip -2зг , на выходах блока 19 пам ти по вл етс код числа / , а на выходах блока 20 - код числа to K (Slzo-tl Последующие диклы .работы схемы аналогичны. Чтобы установить преобразователь в исходное положение в другой точке диапазона перемещений, необходимо установить 15 вал фазовращател в это положение, нажать и отпустить кнопку 34 установки в исходное положение.the code of the number -U to the reference 5 input of the phase detector 7 connects the output of the phase splitter 5 with the phase ip -2zg, the code of the number / appears on the outputs of memory block 19, and the code of the numbers K on the outputs of block 20 (Slzo-tl Subsequent Dicles The circuit works are similar. To set the converter to the initial position at another point of the displacement range, it is necessary to set the 15 shaft of the phase shifter to this position, press and release the set button 34 to the initial position.

Предлагаемый -преобразователь позвол ет получить полньтй выходной 20 сигнал, пропорциональный перемещению вала фазовращател в цифровом коде. По сравнению с прототипом уменьшаетс дискретность преобразовател , т.е. повышаетс его точность.The proposed transducer provides a full output signal 20 proportional to the movement of the shaft of the phase shifter in the digital code. Compared with the prototype, the resolution of the converter is reduced, i.e. its accuracy is increased.

Экономический зэфект от использовани преобразовател определ етс его техническим преимуществом.The economic effect of using a converter is determined by its technical advantage.

Claims

1. MOVING CONVERTER TO THE CODE containing a phase shifter, the input of which is connected to the power supply unit, and the output is connected to the input of the limiter amplifier, a reference voltage source, one output of which is connected through the phase shifter to the information inputs of the switch, the output of the switch is connected to one input of the phase detector, the first and second comparators, the reference inputs of which are connected to the first and second sources of installation signals, and the outputs are connected respectively to the inputs of addition and subtraction of the reverse counter, you the discharge odes of which through the decoder are connected to the control inputs of the switch, the installation signal generation unit, the first output of which is connected to the installation inputs of the reversible counter, characterized in that, in order to increase the accuracy of the converter, the first and second pulse shapers, key, counter, are introduced into it a memory unit and a unit for matching samples; one of the outputs of the phase splitter is connected to the input of the power supply, the output of the amplifier-limiter is connected to the first input of the installation forming unit. signals, the second output of which is connected to the subtraction input of the reversible counter, and the third - to the other input of the phase detector, the output of the phase detector is connected to one key input and through the first pulse generator t to the installation inputs of the counter, and through the second pulse generator to the control input / memory unit, another input connected _{to claim} key to another source output reference 'SS voltage, and an output switch is connected to the counter outputs of which bits are connected to the memory unit, the outputs of the storage unit are connected to inform the input inputs of the first and second comparators, to one input of the sample matching unit and to the second inputs of the setup signal generating unit, the third input of which is connected to the output of the switch, the fourth input is connected to the other output of the reference voltage source, and the other inputs of the sample matching unit are connected to the outputs of the reverse counter.

2. The converter according to claim 1, characterized in that the installation signal generating unit comprises the first and second AND elements, the OR element, the first and second inverters, the first, second and third triggers, the block counter, the block comparator, the memory element, the adder, the source installation signals of the unit, the button whose input is connected to the common bus, and the outputs are connected to the installation inputs of the first trigger, the direct output of the first trigger is connected to one · the input of the first AND element and to the first output of the unit, and the inverse output is connected to one input in of the second AND element to the control inputs of the memory element and the second trigger, the outputs of the first and second AND elements are connected through the OR element to the 1st information input of the second trigger and to the third output of the block, the other information input of the second trigger is connected to the third input of the block, and the output is connected to the second output of the block, the first input of the block through the first and second inverters connected in series is connected to one input of the third trigger, the output of which is connected to the control input of the block counter, the counting input is counting the unit block is connected to the fourth input of the unit, and the outputs of the bits of the unit counter are connected to one input of the unit comparator, one and the other inputs of the adder are connected respectively to the second input of the unit and the source of installation signals of the unit, the outputs of the adder are connected to other inputs of the comparator through a memory element unit, the output of which is connected to other inputs of the third trigger and the first element And, another input of the second element And is connected to the output of the first inverter.

3. The converter according to claim 1, with respect to τη and the fact that the reference voltage source contains a pulse generator and a frequency divider connected in series, the output of which is connected to one output of the reference voltage source, and the generator output is connected to another output of the source reference voltage.

4. The converter according to π. 1, characterized in that the power supply unit contains a series-connected filter and power amplifier.