SU1096675A1 - Устройство дл сжати и накоплени графической информации - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ СЖАТИЯ И НАКОПЛЕНИЯ ГРАФИЧЕСКОЙ ИНФОРМАЦИИ, содержащее первый регистр, выходы которого подключены к информационньт входам дешифратора адреса, выходы которого подключены к первьт входам блока пам ти, выходы которого подключены к информационным входам первого блока усилителей, выходы которого подключены к первым входам второго регистра, первые вькоды которого подключены к первым выходам устройства , вторые выходы второго регистра подключены к первым информационным входам второго блока усилителей, выходы которого подключены к вторым входам блока пам ти, блок управлени , первый, второй, третий, четвертый, п тый и шестой выходы которого подключены соответственно к управл ющие входам первого регистра, дешифратора адреса, второго и первого блока усилителей и второго регистра, первый вход блока управлени  подключен к первому входу устройства, отличающеес  тем, что, с целью упрощени  устройства, в него введены элементы И, элементы ИЛИ, элемент НЕ, элементы задержки, счетчики, блокА, элементов И, блок элементов ИЛИ, третий регистр, входы которого  вл ютс  входами устройства, выходы третьего регистра подключены к вторым информационным входам второго регистра и первым входам первого элемента ИЛИ, выход которого подключен к первому входу первого элемента И и через эле ,мент НЕ к первому входу второго элемента И, выход первого элемента И 8 подключен через первый элемент задержки к третьему управл ющему входу Г второго регистра, первому входу первого счетчика, управл ющему входу третьего регистра и первому входу второго элемента ИЛИ и через второй счетчик к информационным входам первого блока элементов И и через второй со элемент задержки к второму входу блоО ) ка управлени  и стробирующему входу О) первого блока элементов И, выходы первого и второго блоков элементов И СП через блок элементов ИЛИ подключены, к информационным входам первого регистра , стробирующий и информационные входы второго блока элементов И подключены соответственно к первому и третьему входам устройства, первые выходы первого и третьего счетчика подключены соответственно к третьим и четвертым информ 1ционным входам второго регистра, второй выход третьего счетчика подключен к второму входу, первого счетчика, второй выход первого счетчика и третий вход третьего

Description

счетчика подключены соответственно к первому и второму входам третьего элемента И, выход которого подключен к второму входу первого элемента ИЛИ, вторые входьг первого и второго элементов И объединены и подключены к выходу третьего элемента задержки, вход которого объединен е входом третьего счетчика и подключен к четвертому входу устройства, выход второго элемента И подключен к второму входу второго элемента ИЛИ, выход которого  вл етс  вторым выходом устройства,

2. Устройство по п. 1, о т л и чаюп;еес  тем, что блок управлени  содержит триггер, элементы задержки , элементы И и элементы ИЛИ, выход первого элемента ИЛИ через последовательно соединенные первый, второй и элементы задержки подключены к первым входам первого и второго элементов И, выход первого элемента И непосредственно, а выход второго элемента И через четвертый элемент задержки подключены соответственно к первому и второму входам второго элемента ИЛИ, выходы триггера подключены к вторым входам первого и второго элементов И, первые и вторые входы первого элемента РШИ и триггера объединены и подключены соответственно к первому и второму входам блока управлени , выход первого элемента задержки, выход второго элемента задержки, выход второго элемента ИЛИ, выход второго элемента И, ,первый выход триггера и второй вхо первого элемента ИЛИ  вл ютс  соответственно первым - шестым выходами блока управлени .

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в системах отображени  информации. Известно устройство дл  отображеНИН графической информации на экране электроннолучевой трубки, содержащее три блока пам ти, четыре многоразр д ных сдвигающих регистра, три элемент И, три счетчика и тактовый генератор Устройство воспроизводит графическую информацию, сжатую предварительно с помощью четырехкаскадного самоадап тирующего одномерного блочного кодировани  f 1. Недостатком устройства  вл етс  слаба  защита от ошибок, обусловленна  примен емым методом сжати  графической информации. Так при случайном искажении даже одного бита, записанного в четвертом, третьем, втором регистрах или третьем, втором блоках пам ти, все графическое изображение может неузнаваемо исказитьс  Кроме того, недостатком устройства  вл етс  его сложность, обусловле на  необходимостью использовани  дл  запоминани  графической информации трех блоков пам ти и четырех многоразр дных сдвигающих регистров. Наиболее близким к изобретению по технической сущности  вл етс  устройство дл  хранени  информации, содержащее последовательно соединенные регистр адреса, блок адресной выборки с дешифратором кода адреса, запоминающий массив, блок усилителей считывани  (БУС), информационный регистр, блок усилителей записи (БУЗ), соединенный с вторым входом запоминающего массива, блок управлени  пам тью 2 3КаХдому элементу разложенна  графического изображени  на экране ЭЛТ в оперативном запоминающем устройстве (ОЗУ) однозначно соответствует одна  чейка ДJI  хранени  одного бита 3 . В то же врем  известно из статистических измерений, что в любом графическом изображении фон, кодируемый одними нул ми и не несущий никакой информации, составл ет обычно не менее 90%, а элементы изображений имеют коррел ционную зависимость, т.е. сгруппированы обычно, а не разбросаны хаотично Г ЗНедостатком известного устройства  вл етс  большой объем ОЗУ, необходимый дл  записи информационного рельефа экрана ЭЛТ, имеющего большую избыточность. 31 Цель изобретени  - упрощение устройства путем сокращени  объема пам  ти. Поставленна  цель достигаетс  тем, что в устройство дл  сжати  и накоплени  графической информации, содержащее первый регистр, выходы которого подключены к информационным входам дешифратора адреса, выходы ко торого подключены к первьп входам блока пам ти, выходы которого подклю чены к информационным входам первого блока усилителей, выходы которого подключены к первым входам второго регистра, первые выходы которого под ключены к первым выходам устройства, вторые выходы второго регистра подключены к первым информационным входам второго блока усилителей, выходы которого подключены к вторым входам блока пам ти, блок управлени , первый, второй, третий, четвертый , п тый и шестой выходы которого подключены соответственно к управл ющим входам первого регистра, дешифратора адреса, второго и первого блока усилителей и второго регистра, первый вход блока управлени  подключен к первому входу устройства, введены элементы И, элементы ИЛИ, элемент НЕ 1, блоки элементы задержки, счетчики, блоки элементов И, блок элементов ИЛИ, третий регистр, входы которого  вл ютс  входами устройства, выходы третьего регистра подключены к вторым информационным входам второго регистра и первым входам первого элемента ИЛИ, выход которого подключен к первому входу первого элемента И и череэ элемент НЕ к первому входу второго элемента И, выход первого элемента РГ подключен через первый элемент задержки к третьему управл ющему входу второго регистра, первому, входу первого счетчика, управл ющему входу третьего регистра и первому входу, второго элемента ИЛИ и через второй счетчик к информационным входам первого блока элементов И и через второй элемент задержки к второму входу блока управлени  и стробирующему входу первого блока элементов И, вькодьр первого и второго блоков элементов И через блок элементов ИЛИ подключены , к информационным входам первого регистра , стробирующий и информационные входы второго блока элементов И подключены соответственно к первому и 5 третьему входам устройства, первые выходы первого и третьего счетчика подключены соответственно к третьим и четвертым информационным входам второго регистра, йторой выход третьего счетчика подключен к второму входу первого счетчика, второй выход первого счетчика и третий выход третьего счетчика подключены соответственно к первому и второму входам третьего элемента И, выход которого подключен к второму входу первого элемента ИЛИ, вторые входы первого и второго элементов И объединены и подключены к выходу третьего элемента задержки, вход которого объединен с входом третьего счетчика и подключен к четвертому входу устройства, выход второ го элемента И подключен к второму входу второго элемента ИЛИ, выход которого  вл етс  .вторым выходом устройства . Кроме того, блок управлени  содержит триггер, элементы задержки, элементы И и элементы ИЛИ, выход первого элемента ИЛИ через последовательно соединенные первый, второй и третий элементы задержки подключены к первым входам первого и второго элементов И, выход первого элемента И непосредственно , а выход второго элемента И через четвертый элемент задержки подключены соответственно к первому и второму входам второго элемента ИЛИ, выходы триггера подключены к вторым входам первого и второго элементов И, первые и вторые входы первого элемента ИЛИ и триггера объединены и под-/ ключены соответственно к первому и второму входам блока управлени , выход первого элемента задержки, выход второго элемента задержки, выход второго элемента ИЛИ, выход второго элемента И, первый выход триггера и второй вхэд первого элемента ИЛИ  вл ютс  соответственно первым - шестым выходами блока управлени . За счет введени  указанных элементов и св зей между ними устройство позвол ет уменьшить в среднем в 3 раза требуемый объем ОЗУ. Информаци  формируетс  и хранитс  в ОЗУ по каждому адресу в виде 16-разр дных кодограмм . Их этих 16 разр дов 8 разр дов несут информацию о коде подсвета ненулевых (нефоновых) участков строк длиной в 8 элементов разложени  изображени  . В каждой телевизионной строке при растровом методе разввертки обычно можно получить 400-500 элемен тов разложени  изображени . Дл  удоб ства выберем число элементов разложени  равным 448i В этом случае на одной строке уместитс  56,8-разр дны кодов подсвета. Дп  того, чтобы можн было адресовать любой из этих 56 участков, необходимо минимум 6 двоич ных разр дов, поскольку число различ ных комбинаций из 6 двоичных разр до равно 2 - 64. Поэтому 6 разр дов в 16-разр дных кодограммах отводитс  на адресацию ненулевого 8-разр дного кода подсвета в строке. Два оставших с  разр да кодограммы предназначены дл  адресации строки, в которой находитс  отображаемый 8-разр дный ненулевой блок информации, относительн текущей отображаемой строки. С помощью 2-х разр дов возможно адресовать 2 4 строки относительно текущей строки. Дл  определенности в устройстве прин та следующа  адресаци  строк относительно текущей строки: комбинаци  00 означает, что соответствующий 8-разр дный код подсве та находитс  в текущей строке, комбинаци  01 означает, что ненулевой 8-разр дный блок информации находитс  в следующей строке, комбинаци  10 означает, что соответствующий 8-разр дный блок информации находитс  во второй относительно текущей строке, комбинаци  11 означает, что соответствующий 8-разр дный ненулевой блок информации находитс  в последующей третьей по счету строке относительно текущей строки. Таким образом, по каждому адресу в ОЗУ хранитс  8-битовой ненулевой информационный код подсвета и 8-разр дный адрес этого кода подсвета в любом из 56x4 мест очередных 4-х строк. При этом 6 разр дов из 8 разр дов адреса указывает положение 8разр дного блока в строке, а 2 разр  да адресуют одну из 4-х очередных строк относительно строки, котора  адресовалась предыдущей 16-разр дной кодограммой. Допустим, в первых 4-х строках одна нулева  информаци  (фон а ненулева  информаци  только в 5-й строке. В этом случае в виде исключени  адресуетс  и записываетс г в пам ть в 4-й строке последний .нулевой 8-разр дный блок информации, а следующа  16-разр дна  кодограмма будет уже адресовать первый ненулевой 8разр дный блок информации в 5-й строке относительно 4-й. В этом случае 5-  строка будет второй относительно четвертой и адресаци ,, следовательно, ее возможна. Веро тность того, что 8-разр дный блок графической информации будет состо ть из одних нулей, равна ( 0).Р (0/0)7, (О Р (Oj 8,1) Р где Р (0) веро тность того, первый элемент 8-разр дного блока нулевой-, Р(0/0) - условна  веро тность того , что текущий элемент 8-разр дного блока графической информации  вл етс  нулевым при предыдущем нулевом элементе. Тогда веро тность того, что 8-разр дный блок графической информации  вл етс , ненулевым равна Р (0; 8,1) 1 -Р (0)-Р (0/0).(2) Если эта веро тность равна к примеру 1/10, то это означает, что 9/10 графического изображени  составл ет фон, который в ОЗУ в предлагаемом устройстве не записьгоаетс . Следовательно , требуемьгй объем ОЗУ дл  записи ненулевых блоков будет в этом случае в 10 раз меньше, т.е. коэффициент выигрыша в объеме пам ти вычисл етс  по следующей формуле: - Р (0) Р (0/0). Сомножитель 2 добавлен вследствие того, что на каждые 8 информационных разр дов в устройстве приходитс  8 адресных разр дов. Дл  типичньк графических изображений, п реденных в C4jj приведены веро тности Р (0) и Р (6/0) Несмотр  на то, что в 4 на с. 22 изображен печатный и прописной текст, а также довольно насыщенные различного рода лини ми географические ландшафты, средние значени  веро тностей получились Р (0) 0,933; Р (ОД)) 0,983 и, соответственно , средний коэффициент выигрыша в объеме пам ти, полученный дл  этих изображений по формуле (3), равен 3. Путем машинного моделировани  были опробованы различные длины информационных блоков с адресами и определено , что наибольший коэффициент выигрыша в объеме пам ти получаетс  в случае,, описанном выше, когда длина информационного блока равна 8 разр дам и соответственно 8 разр дам равен адрес блока. При этом адресаци  8-разр дного кода плдсвета в 4-х текущих строках вполне достаточна, поскольку веро тность того, что в очередных 4-х текущих строках графической информации будут одни нули, равна :Р{01448-4,-1) Р(0)Р( (1 Дл  вьшеуказанных значений Р (0) 0,933 и Р (О/О) 0,983 эта веро тность к примеру равна 0,2 103 т.е. пренебрежимо мала. На фиг. 1 представлена функционал на  схема предлагаемого устройства; на фиг. 2 - функциональна  схема бло ка управлени . Устройство содержит регистры 1, 2 и 3, счетчики 4-6, элементы задержки 7-9, элементы И 10-12, элементы ИЛИ и 14, блоки 15 и 16 элементов И, элемент НЕ 17, дешифратор 18 адреса, блок 19 пам ти, блок 20 элементов ИЛИ, блок 21 усилителей считьтани  ( БУС), блок 22 управлени , блок 23 усилителей записи (БУЗ), входы 24-27 выходы 28 и 29. Блок управлени  содержит триггер 30, элементы 31-34 задержки, элементы ИЛИ 35 и 36, элементы И 37 и 38. Устройство pa6oTaet следующим образом . Рецепторна  матрица графического изображени  в соответствии с растровой разверткой последовательно записываетс  в виде 8-разр дных блоков через первую группу входов 24 устрой ства в регистр 2. Запись происходит параллельно во все 8  чеек регистра 3. На входе 25 при этом по вл етс  единичный сигнал, свидетельствующий о том, что очередной блок графической информации записан в регистр 3. Этот сигнал поступает на вход элемен та 7 задержки и на счетный вход счет чика 6, который под воздействием данного сигнала измен ет свое значение на единицу. Если устройство находитс  в начальном состо нии, при котором значение счетчика 5 равно 3, а значение счетчика 6 равно 55., то под воздейст вием импульса с входа 25 обнул етс  счетчик 6 и на его втором одиночном выходе по вл етс  импульс переноса, KOTOpbM обнул ет счетчик 5. Импульсный сигнал приема информации с входа 25 задерживаетс  элементом 7 задержки на врем , необходимое дл  изменени  значений счетчика 5 и счетчика 6 и после этого поступает на второй вход элемента И 11 и второй вход второго элемента И 12. Допустим первый же записанный блок графической информации в регистре 3 содержит ненулевую информацию . В этом случае на выходе элемента ИЛИ 14 будет единичный сигнал , поступающий на вход элемента НЕ 17 и на первый вход элемента И 11. При наличии единичного потенциального сигнала на первом входе элемента И 11 и единичного импульсного сигнала на втором его входе (с выхода элемента 7 задержки) на выходе элемента И 11 будет единичный импульсный сигнал. В этом случае .на выходе элемента НЕ 17 единичный сигнал будет отсутствовать и импульс с -выхода элемента 7 держки не пройдет через элемент И 12 Единичный импульсный сигнал с выхода элемента И 11 поступает на входы элемента 8 задержки и элемента 9 задержки , а также на счетный, вход счетчика 4 адреса. По этому сигналу происходит увеличение значени  счетчика 4 адреса на единицу. После этого, на выходе элемента 9 задержки по вл етс  единичный импульсный сигнал, разрешаю щий прохождение сигналов кода адреса с выхода счетчика 4 через первый блок 15 элементов И на первую группу входов блока 20 элементов ИЛИ и инициирующий цикл обращени  к пам ти. По этому сигналу, поступающему на ход блока 22 управлени  (БУП), генерируетс  последовательность управл ющих сигналов, подаваемых на отдельные уэлы пам ти. При этом, сигнал Запись с выхода элемента 9 задержки поступает на первый вход БУИ 22, устанавливает R -5 -триггер 30 в нулевое состо ние, поступает на п тый выход БУП, соединенный с вторым одиночным входом регистра 2, через элемент ИЛИ 35 и элемент 31 задержки поступает на первый выход БУП, соединенный с одиночным входом регистра 1, через элемент 32 задержки поступает на второй выход БУП, соединенный с одиночным входом дешифратора 18 адреса, через элемент 33 задержки, первый элемент И 38 и элемент ИЛИ 36 поступает на третий выход БУП, соединенный с одиночным входом ВУЗ 23. По разрешающему сигналу с первого выхода БУП 22 осуществл етс  прием кода адреса с группового -выхода блока 20 элементов ИЛИ в регистр 1. По разрешающему сигналу с п того выхода БУП 22 осуществл етс  занесение 8разр дного блока графической информа ции в старшие разр ды 16-разр дного регистра 2 и значений (в данном случае нулевых) счётчика5 и счетчика 6 в младшие разр ды регистра 2, что соответствует записи первого ненулев го блока в строке с адресом 00. При этом происходит вьщача данной информ ции на первую группу выходов регистра 2. После этого по разрешающему сигналу с второго выхода БУП 22 дешифратор 18 адреса дешифрирует код адреса, поступающий с группового вы|хода регистра 1, формирует в соответ ствующей  чейке блока 19 пам ти сиг . нал считывани , по которому осуществ л етс  считывание слова в  чейке и, следовательно, очистка данной  чейки При этом на БУС 21 не вьщаетс  сигнал с четвертого выхода БУП 22, что блокирует усилители считывани , и в регистр 2 информаци  с БУС 21 не пос тупает. По разрешающему сигналу с Третьего выхода БУП 22 БУЗ 23 осуществл ет запись информации с первой группы выходов регистра 2 в выбранну  чейку запоминакндего массива (ЗМ) блока 19 пам ти. После записи информации в ЗМ на вькоде элемента 8 задержки по вл етс  единичный импульсный сигнал, обнул кнций регистр 2, регистр 3, счетчик 5 и поступающий на первый вход элемента ИЛИ 13. На выходе данного элемента,  вл ющемс  выходом 29 устройства , единичный импульсный сигнал восприметс  как сигнал готовности устройства к приему следунмцего 8-раз р дного блока графической информации Если устройство находитс  в рабочем состо нии, при котором значение счетчика 5 равно 3, а значение счетчика 6 равно 54, то с приходом на вход 25 устройства импульсного сигнала , сигнализирующего о записи оче ;редного байта графической информации в регистр 3, значение счетчика 6 устанавливаетс  равным 55 и на его одиночном выходе по вл етс  единичный пртенциапьный сигнал, поступающий на перв вход элемента И tO. Так как значение счетчика 5 равно 3, то на его одиночном выходе также убудет eдиничньD потенциальный сигнал. В этом случае на выходе элемента И 10 по вл етс  единичный потенциальный сигнал, который поступает на одиночный вход элемента ИЛИ 14, ас его выхода далее проходит по тем же цеп м, как было рассмотрено выше, и инициирует запись байта графической информации , даже если он нулевой. В младшие 8 разр дов регистра 2 будут записаны значени  счетчика 5 и счетчика 6, соответствующие адресу последнего 56-го блока в четвертой строке относительно предьщущей ненулевой строки. После этого Текущей .строке присваиваетс  адрес 00 и адресаци  последующих блоков графической информации будет осуществл тьс  относительно её. Если устройство находитс  в рабочем состо нии, при котором значение счетчика 5 не равно 3 одновременно с любым значением счетчика 6, либо значение счетчика 5 равно 3, а значение счетчика 6 равно от нул  до 53-х включительно, то с приходом единичного импульсного сигнала с входа 25 устройства на счетный вход счетчика 6, на выходе элемента И 10 отсутствует единичный потен1Ц альный сигнал. В ЗМ блока 19 пам ти записываютс  в этом случае только ненулевые блоки графической информации с ад ресом, paiBHbiM значению счетчика 5 и счетчика 6, либо если в течение 4-х последук цих относительно предыдущей ненулевой строки (включа  ее) следуют одни нулевые байты, то записьгеаетс  последний байт четвертой строки независимо от того нулевой он или нет. Запись в этом случае необходима дл  сохранени  возможности адресации последующих строк. При записи нулевого 8-раэр дного рецепторного блока графической информации в регистр 3 с группы входов 24 устройства, на выходе регистра 3 останутс  нулевые сигналы, поступающие на входь элемента ИЛИ 14 и на первую группу входов регистра 2. Если устройство находитс  в начальном состо нии , при котором значение счетчика 5 равно 3, а значение счетчика 6 равно 55, то с по влением нютульсного сигнала приема информации на входе 25 устройства обнул ютс  счетчика 5 и 6. Единичный потенциальный сигнал 111 на выходе элемента (1 10 исче: ает. Та как па входах элемента ИЛИ 14 наход тс  все нули, то на выходе данного элемента - нулевой сигнал, который поступает на вход элемента НЕ 17, ин вертируетс  в единичньй потенциальны сигнал на его выходе и поступает на первый вход элемента И 12. Единичньй импульсный сигнал с выхода элемента 7 задержки, поступа  на второй вход элемента И 11, не проходит через данный элемент из-за наличи  на первом его входе нулевого сигнала, а, поступа  на второй вход элемента И 12, проходит через этот элемент и далее проходит через элемент ИЛИ 13 на выход 29 устройства. По вление единичного импульсного сигнала на выходе 29 устройства свидетельствует о готовности устройства к приему сле дующей очередной графической информации . В этом случае запись нулевого блока графической информации в ЗМ в качестве элемента кодограммы не происходит . Если устройство находитс  при этом в рабочем состо нии, при ко тором значение счетчика 5 не равно 3 одновременно с любым значением сче чика 6 либо значение счетчика 5 равно 3, а значение счетчика 6 равно от нул  до 53 включительно, то с приходом единичного импульсного сигнала с входа 25 устройства на счетный вход счетчика 6, данный счетчик измен ет свое Состо ние на единицу, но значени  счетчика 5, счетчика 6 и регистра 3 не занос тс  в регистр 2 и не записываютс  в ЗМ, поскольку за писанньй в регистр 3 байт графической информации  вл етс  нулевым. Н этом случае на выходе элемента И 12, как было показано выше, по вл етс  единичны1Т импульспьй сигнал, проход щий через элемент ИЛИ 13 на выход 23 устройства и свидетельствующий о готовности устройства к приему следующего байта графической информации . Во врем  записи ненулевых байтов графической информации в ЗМ сигнал Считывание на одиночный вход 27 устройства не поступает. Только после записи всей графической информации в ЗМ может прийти сигнал Считывание , поступающий на одиночный вход 27 одновременно с поступлением параллельного код  адреса  чеек ЗМ на группу пхсдоп 26 устройства. Сигнал с пхода 21 устройства разрешает прохождоинг Т11 фпрмлии 1 с пхода 26 S устройства через второй блок элем ;нтов И 16 на второй групповой вход блока 20 элементов ИЛИ. Кроме того , сигнал Считывание с входа 27 поступает на второй вход БУП 22 и инициирует цикл обращени  к пам ти. БЛТ 22 генерирует последовательность управл ющих сигналов, ини циирующих считывание информации из  чейки ЗМ по коду адреса,пришедшему на вход 26 устройства. При. этом, сигнал Считывание устанавливаетR-5триггер 30 в единичное состо ние, через элемент ИЛИ 35 и элемент 31 задержки поступает на первый выход БУП, соединенный с одиночным входом регистра 1, через элемент 32 задержки поступает на второй вькод БУП, соединенный с одиночным входом дешифратора 18 адреса, через элемент 33 задержки и элемент И 37 поступает на четвертый выход БУП, соединенный с одиночным входом БУС 21, через элемент ЗА задержки и элемент ИЛИ 36 поступает на третий выход БУП, соединенный с одиночным входом БУЗ 23. С пр мого выхода R -5-триггера потенциальный единичньш сигнал поступает на шестой выход БУП, соединенный с третьим одиночным входом регистра 2, и разрешает прохождение импульсного сигнала через элемент И 37. По разрушающему сигналу с первого выхода БУП 22 происходит запись кода адреса с группового выхода блока 20 элементов ИЛИ в регистр 1. После этого, по сигналу с второго выхода БУП 22, дешифратор 18 адреса дешифрирует адрес, посыпает сигналы, разрешающие считывание в заданные адресом  чейки ЗМ. При этом код записанного в  чейки слова считываетс , а затем усиливаетс  усилител ми считывани  БУС 21, по разрешающему сигналу с четвертого выхода БУП 22, и передаетс  в регистр 2. Информацию с БУС 21 записываетс  в регистр 2 и посто нно выдаетс  на первую группу выходов регистра 2, а также на группу выходов,  вл ющуюс  группой выходов 28 устройства, по разрешающему сигналу с шестого выхода БУП 22. После этого, в случае пам ти с разрушающим считыванием ( при считывании все запоминающие элементы  чеек, хран щих код слова, устанавливАютс  в нулевое состо ние), производитс  регенераци  информации в  чейках путем записи в них из регистра

считанного слова. При этом на одиночньй вход БУЗ 23 подаетс  сигнал с третьего выхода БУП 22, разрешающий запись информации в выбранную ранее  чейку ЗМ. После считывани  всей информации из ЗМи устройство считьшайи  видеосигналов посьшает сигнал установки в начальное состо ние счетчиков 5 и 6, а также обнулени  счетчика 4 (сигнал обнулени  не показан дл  упрощени  схемы), и вьщает сигнал Конец считывани  в устройство пода чи рецепторной матрицы графической информации в регистр 3. После приема этого сигнала устройство подачи рецепторной матрицы.графической информации при наличии новой графической инфррмахщи подает ее по-байтно в регистр 3.

Таким образом, в устройстве запоминаютс  только ненулевые байты графической информации. Эти байты запоминаютс  вместе с адресом. Адресаци  блоков абсолютно-относительна , т.е. щесть разр дов .адресуют абсолютный адрес 8-разр дного блока в строке, а два разр да адресуют адрес строки относительно строки, в которой был предьщущий (ненулевой) блок графической информации, запомненной в устройстве Таким образом, св зь между последовательными 16-разр дными кодограммами в устройстве минимальна. При искажении любых битов графической информации искажени  минимальны по сравнению с блочным кодированием и обща  конфигураци  изображени  сохран етс . Возможны искажени  отдель ых битов в отдельных строках, что на общем фоне обычно из нескольких сот строк, будет сказыватьс  незначительно . При искажении 2-х битов из 16-ти с относительным адресом строки возможен лишь одновременный незначительный сдвиг части изображени  по вертикали, что также не нарущит возможность распознавани  изображени .

о ....

Эффект от использовани  изобретени  по сравнению с базовым объектом состоит в том, что в среднем в три раза экономитс  объем пам ти дл  хранени  графической информации и врем  загрузки информационных магистралей под пересылку графической информации .

«ч;

Claims (2)

1. УСТРОЙСТВО ДЛЯ СЖАТИЯ И НАКОПЛЕНИЯ ГРАФИЧЕСКОЙ ИНФОРМАЦИИ, содержащее первый регистр, выходы которого подключены к информационным входам дешифратора адреса, выходы которого подключены к первым входам блока памяти, выходы которого подключены к информационным входам первого блока усилителей, выходы которого подключены к первым входам второго регистра, первые выходы которого подключены к первым выходам устройства, вторые выходы второго регистра подключены к первым информационным входам второго блока усилителей, выходы которого подключены к вторым входам блока памяти, блок управления, первый, второй, третий, четвертый, пятый и шестой выходы которого подключены соответственно к управляющие входам первого регистра, дешифратора адреса, второго и первого блока усилителей и второго регистра, первый вход блока управления подключен к первому входу устройства, отличающееся тем, что, с целью упрощения устройства, в него введены элементы И, элементы ИЛИ, элемент НЕ, элементы задержки, счетчики, блокй-. элементов И, блок элементов ИЛИ, третий регистр, входы которого являются входами устройства, выходы третьего регистра подключены к вторым информационным входам второго регистра и первым входам первого элемента ИЛИ, ’выход которого подключен к первому входу первого элемента И и через элемент НЕ к первому входу второго элемента И, выход первого элемента Й подключен через первый элемент задержки к третьему управляющему входу 'второго регистра, первому входу первого счетчика, управляющему входу третьего регистра и первому входу второго элемента ИЛИ и через второй счетчик к информационным входам первого блока элементов И и через второй элемент задержки к второму входу блока управления и стробирующему входу первого блока элементов И, выходы первого и второго блоков элементов И через блок элементов ИЛИ подключены, к информационным входам первого регистра, стробирующий и' информационные входы второго блока элементов И подключены соответственно к первому и третьему входам устройства, первые выходы первого и третьего счетчика подключены соответственно к третьим и четвертым информационным входам второго регистра, второй выход третьего счетчика подключен к второму входу, первого счетчика, второй выход первого счетчика и третий вход третьего

SU „.»1096675 счетчика подключены соответственно к первому и второму входам третьего элемента И, выход которого подключен к второму входу первого элемента ИЛИ, вторые входы_:первого и второго элементов И объединены и подключены к выходу третьего элемента задержки, вход которого объединен с входом третьего счетчика и подключен к четвертому входу устройства, выход второго элемента И подключен к второму входу второго элемента ИЛИ, выход которого является вторым выходом устройства.

2. Устройство по п. ^отличающееся тем, что блок управления содержит триггер, элементы задержки, элементы И и элементы ИЛИ, выход первого элемента ИЛИ через последовательно соединенные первый, вто рой и третий элементы задержки подключены к первым входам первого и второго элементов И, выход первого элемента И непосредственно, а выход второго элемента И через четвертый элемент задержки подключены соответственно к первому и второму входам второго элемента ИЛИ, выходы триггера подключены к вторым входам первого и второго элементов И, первые и вторые входы первого элемента ИЛИ и триггера объединены и подключены соответственно к первому и второму входам блока управления, выход первого элемента задержки, выход второго элемента задержки, выход второго элемента ИЛИ, выход второго элемента И, первый выход триггера и второй вход первого элемента ИЛИ являются соответственно первым - шестым выходами блока управления.