Изобретение относитс к электросв зи и может, использоватьс дл передачи данных, сигналов цифрового радио и телевизионного вещани , в системах сбора и обрабфтки дискретно информации при кодировании и декодировании их сверточными кодами с пороговой схемой- декодировани . Известно устройство дл устранени неопределенности дискретнофазовой модул ции, содержащее детектор, ключ, фазовращатель на 180, гетеродин с трактом формировани опорного колебани , декодер, блок анализа обратной работы, передатчик обратного канала 1 J. Недостатком известного устройства вл етс низка помехоустойчивость. Наиболее близким к изобретению вл етс устройство дл устранени неопределенности дискретнофазовой мо дул ции, содержащее последовательно соединенные блок управлени , мультиплексор , коммутатор распределени ветвей, кодер и первый сумматор по модулю два, а также последовательно соединенные формирователь синдромной последовательности, анализатор синдрома и пороговый блок, выход которог подключен к второму входу первого сумматора по модулю два, при этом к первому и второму входам формирова тел синдромной последовательности подключены второй выход кодера и вто рой выход коммутатора распределени ветвей соответственно, входы мультиплексора вл ютс входами устройст ва 2. Однако данное устройство обладает низкой достоверностью порогового декодировани . Цель изобретени - повышение поме хоустойчивости порогового декодирова ни . Поставленна цель достигаетс тем, что в устройство дл устранени неопределенности дискретнофазовой модул ции, содержащее формирователь интервала анализа, последовательно соединенные блок управлени , мультиплексор , коммутатор распределени ветвей, кодер и первый сумматор по модулю два, а также последовательно соединенные формирователь синдромной последовательности, анализатор синдрома и пороговый блок, выход которог . подключен к.второму входу первого сумматора по модулю два, при этом к первому и второму входам формировател синдромной последовательности подключены второй выход кодера и второй выход коммутатора распределени соответственно ,входы мультиплексора вл ютс входами устройства, введены последовательно соединенные первый инвертор и первый пороговый счетчик, а также второй инвертор, второй пороговый счетчик, D -триггер, дешифратор, лини задержки и последовательно соединенные буферный регистр сдвига и второй сумматор по модулю два, к второму входу которого подключен выход D-триггера, к информационному входу которого и первому входу дешифратора подключен выход второго порогового счетчика, к первому входу которого и входу первого инвертора подключен выход формировател синдромной последовательности , а к тактовому входу 1)-триггера и второму входу дешифратора подключен выход второго инвертора , к входу которого и входу линии задержки подключены выход формировател интервала анализа, при этом вькод линии задержки подключен к вто- рым входам второго порогового счетчика и первого порогового счетчика, выход которого подключен к третьему входу дешифратора, выход которого подключен к входу блока управлени , а выход первого сумматора по модулю два подключен к входу буферного регистра сдвига. На чертеже представлена электрическа схема устройства дл устра- нени неопределенности ДФМ с использованием порогового декодировани сверточных кодов. Устройство дл устранени неопределенности дискретнофазовой модул ции содержит блок 1 управлени , мультиплексор 2, коммутатор 3 распределени ветвей, кодер 4, первый сумматор 5 по модулю два, формирователь 6 синдромной последовательности, анализатор 7 синдрома, пороговый блок 8, буферный 9 сдвига, второй сумматор 10 по модулю два, D -триггер 11, дешифратор 12, первый пороговый счетчик 13, первый инвертор 14, второй пороговый счетчик 15, формирователь 16 интервала анализа, второй инвертор 17, линию задержки 18. Рассмотрим функции, вьшолн емые основными структурными элементами устройства. Блок 1 управлени мультиплексором производит управление мультиплексором и выполнен в-виде триггера, работающего в счетном режиме. . Коммутатор 3 распределени ветвей производит распределение кодовой последовательности на информационную и проверочную последовательности и содержит два регистра последовательньй регистр сдвига на п разр до и параллельный регистр сдвига на Пд разр дов, где п, - скорость сверточного кода. Кодер 4 из прин тых информационных символов формирует проверочную последовательность аналогичную прин той проверочной последовательности. В качестве кодера используетс регистр сдвига (PC) со встроенными сумматорами по модулю два. Длина PC определ етс максимальной степенью порождающе го полинома 5 j 1, 2... Кр, 1 К,-И... По Кодер реализуетс на ИМС серии К155 типа К155ТМ2 ( чейки пам ти) и К155ЛП1 (сумматоры по модулю два.) . Первьй сумматор 5 по модулю два предназначен дл коррекции ошибочных информационных символов. Коррекци производитс сигналом с выхода порого вого блока 8, Формирователь 6 синдромной последовательности слзпкит дл формировани синдрома из прин той и сформированной проверочных последовательностей. В ка честве формировател риндрома используетс сумматор по модулю два (К155ЛП1). Анализатор 7 синдрома служит дл анализа синдромной последовательност с целью прин ти решени о достоверности прин той информации. В качестве анализатора синдрома используетс Pt со встроенными cyммaтopa и по модулю два. Длина PC и количество сумматоров определ етс видом порождающего полинома Q | (D1, Анализатор синдрома реализуетс -на ИМС серии К155 типа К155ТМ2 ( чейки пам ти) и К155ЛП1 (сумматоры по модулю два). Пороговый блок 8 предназначен дл прин ти решени о достоверности при н того информационного, символа. Поро говый блок реализуетс в виде комбин ционного автомата на ИМС серии К155 типа К155ЛА1, К165ЛАЗ, К155ЛА6. Св зи ПЭ с PC анализатора синдрома полносг тью определ етс видом порождающего полинома. Буферный регистр сдвига предназначен дл повышени помехоустойчивости порогового декодировани при возникновении обратной работы. Буферный регистр сдвига представл ет собой последовательный iPC , длина которого выбираетс равной длине PC кодера (или анализатора синдрома) и выполн етс на ИМС К155ТМ2. Второй сумматор 10 по модулю два предназначен дл коррекции информации в режиме возникновени обратной рабо ты. Сигнал дл коррекции поступает с выхода счетного триггера. Сумматор по модулю два реализуетс на одном элементе ИМС К155ЛП1. D -триггер 11 предназначен дл управлени работой второго сумматора 10 по модулю два. Счетный триггер реализуетс на одном элементе ИМС К155ТМ2. Дешифратор 12,предназначен дл дешифрировани состо ни пороговых счетчиков и формировани одиночного импульса при наличии двух нулей с выходов пороговых счетчиков. Дешифратор реализуетс на одном элементе ИМС К155ЛАЗ. Первый пороговый счетчик 13 предназначен дл прин ти решени о сохранении фазы синдромной последовательности . В качестве порогового счетчика используютс двоичные счетчики и дешифратор, собранные на микросхемах К155ИЕ5, К166ЛА1 и К155ТМ соответственно. Инвертор 14 предназначен дл инвертировани синдрамной последова- . тельности, поступающей на вход порогового счетчика 13. Инвертор реализуетс на одном элементе ИМС К155ЛАЗ. Второй пороговый счетчик 15 предназначен дл прин ти решени об изменении фазы синдромной последоват,ельности и выработки сигнала, управл ющего работой дешифратора 12 и В-триггера 11. В качестве порогового счетчика используютс двоичные счетчики и дешифратор, собранные на микросхемах К155ИЕ5, К155ЛА1 (IV) соответственно . Формирователь 16 интервала анапиза предназначен дл формировани импульса управлени пороговыми счетчиками . Коэффициент счета выбираетс исход из заданной веро тности ложной синхронизации. В качестве формировател интервала анализа используютс двоичные счетчики и дешифратор, собранные на ИМС типа К155ИБ5 и К155ЛА1 соответственно. Второй инвертор 17 предназначен дл формировани стробирующего сигнала дл дешифратора и D -триггера. В качестве инвертора используетс .один элемент ИМС К155ЛАЗ. Лини задержки 18 предназначена дл обеспечени необходимых фазовых соотношений сигналов с выхода первого и второго пороговых счетчиков. Лини задержки реализуетс в виде стандартной ЛЗ, величина которой определ етс примен емой серией ИМС. Устройство дл устранени неопределенности дискретнофазовой модул ции работает следующим образом. Известно, что при использовании систем св зи с ДМФ возможны четыре варианта распределени каналов и фазы сигнала (обратна работа) на приемной стороне, 1.Каналы и фаза сигналов на приемной стороне полностью соответствует пере дающей стороне ( 3 7 2 2.Каналы распределены правильно, оно фаза сигналов отличаетс на 180 (обратна работа) 3 , .Каналы распределены неправильно ( Э), фазы прин тых сигналов соот ветствуют преданным. 4.Каналы распределены неправильн ( 2,3) и фазы прин тых сигналов не соответствуют переданным (обратна работа), т.е. 62 ,3. Рассмотрим режим вхождени в синхронизм , что соответствует четвертому варианту распределени каналов и фаз сигналов. В этом случае с, выхода формировател синдромной последовательности поступает синдромна последовательность импульсов, в которой логический О и логическа 1 по вл ютс с одинаковой веро тностью, равной 1/2. Эта последовательность поступает на вход анализатора синдрома на вход второго 15 и через первь1й инвертор 14 на вход первого 13 пороговы счетчиков. Анализатор 7 синдрома производит анализ синдрозшой последовательности и в пороговом блоке 8 принимаетс решение о достоверности информации , производитс ошибочна коррекци информации или размножение ошибок. Относительный порог (to) срабатывани пороговых счетчиков 13 и 15 выбираетс достаточно большой величины дл обеспечени малой веро тности ложных срабатываний. В рассматривае- мом случае пороговые счетчики 13 и 15 не срабатывают и на их выходах формируютс логические 1, которые поступают на вход дешифратора 12 со стробированием , на выходе которого, при поступлении стробирующего сигнала (импульса ) , формируетс импульс, осуществл ющий запуск схемы блока 1 управлени мультиплексором 2: производитс переключение ветвей на выходе мультиплексора 2 из состо ни (Э-,) в состо ние (3, Э-). С некоторым запаздыванием относительно момента поступлени стробирунщего импульса формируетс импульс сброса на пороговые счетчики 13 и 15, который поступает от формировател 16 интервала анализа мерез линию задержки 18. Пороговые счетчики 13 и 15 перевод тс в нулевое состо ние и начинаетс новый цикл поиска.J Режим обратной работы. В этом случае инвертирована как информационна (3), так и проверочные последовательности , а также инвертируетс синдромна последовательность, котора одновременно поступает на вход второго порогового счетчика 15 и на вход анализатора 7 синдрома. В соответствии с теорией порогового декодировани и если количество опгабок не превьввает корректирующей способности, то анализатор 7 синдрома производит анализ синдромной последовательности и в пороговом блоке 8 принимаетс решение о коррекции ошибочных символов. Исправленные оптбочные символы наход тс в фазе об- ратной работы. С выхода первого сумматора 5 по модулю два информационна последовательность nocTynaet на вход буферного регистра 9 сдвига. Таккак количество ошибок не превьш1ает корректирующей способности декодера, а синдромна последовательность инвертирована, то нулевым символом (логическими О) в синдромной последовательности вл ютс символы, определ емые ненулевыми членами порождающих полиномов , (В), ,2, , ...,К { i ,...,(,, и типом оширок . Остальные симтвопы синдромной 710 последовательности - ненулевые (логические единицы). Символы синдромной последовательности , поступившие на вход второго порогового счетчика 15 вызывают его срабатывание и на его выходе по вл етс логический О, который запрещает прохождение импульса управлени с выхода дешифратора 12. Од1 овременно осуществл етс запись логического О в D -триггер 11, с выхода которого на второй вход второго сумматора по модулю два поступает логическа Т. В результате чего происходит инвертирование выходной информации, поступающей с выхода буферного регистра 9 сдвига. Аналогичным образом производитс устранение неопределенности фазы (обратной работы) ДМФ в случае, если имеет место только лишь инвертирование фазы каналов ZPPM, т.е. каналы ДМФ на выходе мультиплексора 2 распределены правильно, но фазы сигналов этих каналов инвертированы. Врем поиска правильной фазы при этом составл ет один цикл, вместо двух, как в предыдущем случае. Режим работы устройства, когда каналы ДМФ на входе мультиплексора 2 распределены неправильно, т.е. 2 t но фазы прин тых вместо сигналов соответствуют переданным отличаетс от режима вхождени в синхронизм тем, что врем поиска составл ет также один цикл.. В режиме работы устройства, когда Каналы ДМФ и фаза сигналов каналов на приемной стороне полностью соответствует передающей стороне, т.е. или режим наличи синхронизации, поиск синхронизаци отсутствуют. Таким образом, если выбрать интер вал анализа равным, то среднее врем поиска предлагаемого устройства при наличии помех, не превышающих корректирующую способность декодера составл ет .. 0+1+1+2 т -г Т в---- Т г Тд , где О, 1, 2 - количество циклов поиск прИ наличии синхронизации только при инвертировании сигналов, только при перепутывании каналов ДМФ и при nepe28 пугьшании каналов ДМФ и инвертировании сигналов каналов ДМФ соответственно. Среднее врем поиска дл прототипа составл ет соответственно 0+1+2+3 т -.тТп .5-Тд. Следовательно, при равном интервале анализа среднее врем поиска предлагаемого устройства в 1,5 раза меньше , чем у прототипа. Следует отметить, что врем поиска дл предлагаемого устройства значительно сокращаетс за счет того, что информаци дл коррекции работы ДЬ(1 поступает с выхода формировател 6 синдромной последовательности, где частота следовател импульсов в i (J - число ортогональных проверок используемого в кодере сверточного кода) раз больше, чем с выхода порогового блока 8. Это позвол ет в предлагаемом устройстве выбрать меньше интервал анализа Тд по сравнению с прототипом при одинаковых характеристиках обнаружени . Ориентировочно интервал анализа можно выбрать равным Т „ргТд рр /Л;. Уменьшение среднего времени поиска позвол ет увеличить врем сеанса св зи или увеличить пропускную информационную способность, что особенно важно дл систекал св зи 191фровых спутниковых систем св зи типа Орбита-2. Кроме того, введение буферного регистра 9 сдвига и второго сумматора to по модулю два позвол ет повысить помехоустойчивость порогового декодировани в режиме обратной работы. В прототипе в этом случае на выход поступает большой пакет опшбок, который определ етс интервалом анализа Тд и средним временем поиска Tff Известно, что веро тность ошибочного декодировани дл порогового декодировани /определ етс вьфажением - Р«. , где Пс эффективна длина кодового ограничени ; fc - кратность исправл емых ошибок . Следовательно, помехоустойчивость предлагаемого устройства увеличивает- с в t где h - длина пакета ошибок 1ФИ обратной работе.The invention relates to telecommunications and can be used to transmit data, digital radio and television broadcast signals, in discrete information acquisition and processing systems when encoding and decoding them with convolutional codes with a threshold decoding scheme. A device for eliminating ambiguity of a discrete-phase modulation is known, comprising a detector, a key, a phase shifter 180, a local oscillator with a reference oscillation path, a decoder, a feedback analysis unit, a return channel transmitter 1 J. A disadvantage of the known device is low immunity. Closest to the invention is a device for eliminating uncertainty of a discrete-phase simulation, comprising a serially connected control unit, a multiplexer, a branch distribution switch, an encoder and a first modulo-two adder, as well as a serially connected syndrome former, a syndrome analyzer and a threshold unit, output Kotorog connected to the second input of the first adder modulo two, while to the first and second inputs form the bodies of the syndromic sequence connect The second output of the encoder and the second output of the branch distribution switch, respectively, are made, the inputs of the multiplexer are the inputs of device 2. However, this device has a low confidence threshold decoding. The purpose of the invention is to increase the interference resistance of the threshold decoder. The goal is achieved in that a device for eliminating the uncertainty of discrete-phase modulation comprising an analysis interval generator, serially connected control unit, multiplexer, branch distribution switch, encoder and first modulo-two adder, as well as sequentially connected syndrome sequence generator, syndrome analyzer and threshold block output kotorog. connected to the second input of the first modulo-two adder; in this case, the second and second outputs of the distribution switch are connected to the first and second inputs of the syndrome sequence generator, the multiplexer inputs are the device inputs, the first inverter and the first threshold meter are connected in series, and also a second inverter, a second threshold counter, a D-trigger, a decoder, a delay line and a series-connected buffer shift register and a second modulo two, The second input of which is connected to the output of the D-flip-flop, the information input of which and the first input of the decoder are connected to the output of the second threshold counter, the first input of which and the input of the first inverter are connected to the output of the syndromic sequence, and to the clock input 1) -trigger and the second input of the decoder the output of the second inverter, the input of which and the input of the delay line are connected to the output of the analyzer interval generator, while the code of the delay line is connected to the second inputs of the second threshold counter and a first threshold count, the output of which is connected to the third input of the decoder which output is connected to the input of the control unit, and the output of the first modulo adder connected to two input buffer shift register. The drawing shows the electrical circuit of the device for eliminating the uncertainty of the FMD using threshold decoding of convolutional codes. The device for eliminating uncertainty of discrete-phase modulation contains a control unit 1, a multiplexer 2, a branch distribution switch 3, an encoder 4, a first modulo-two adder 5, a syndrome sequence former 6, a syndrome analyzer 7, a threshold block 8, a buffer 9 shift, a second adder 10 modulo two, D-trigger 11, decoder 12, first threshold counter 13, first inverter 14, second threshold counter 15, analysis interval imaging unit 16, second inverter 17, delay line 18. Consider the functions performed by the main and structural elements of the device. The multiplexer control unit 1 controls the multiplexer and is made in the form of a trigger operating in the counting mode. . The branch distribution switch 3 produces a distribution of the code sequence into information and test sequences and contains two registers, a sequential shift register of n bit up and a parallel shift register of n bits, where n is the convolutional code rate. The encoder 4 of the received information symbols forms a check sequence similar to the received check sequence. A shift register (PC) with integrated modulo two adders is used as the encoder. The PC length is determined by the maximum degree of the generating polynomial 5 j 1, 2 ... Kp, 1 K, -I ... According to the Encoder, it is implemented on a K155 IC of the K155TM2 type (memory cells) and K155LP1 (modulo two). . The first adder 5 modulo two is designed to correct erroneous information symbols. The correction is made by a signal from the output of the block 8, Shaper 6 of the syndrome sequence slzkit to form the syndrome from the received and formed check sequences. A modulo two adder (K155LP1) is used as the rindrom former. The syndrome analyzer 7 serves to analyze the syndrome sequence in order to make a decision on the reliability of the received information. Pt with built-in cmmatopara and modulo two is used as a syndrome analyzer. The length of the PC and the number of adders are determined by the type of the generating polynomial Q | (D1, The syndrome analyzer is implemented on the K155 IC of the K155TM2 type (memory cells) and K155LP1 (modulo-two adders.) Threshold block 8 is designed to make decisions about the reliability of the information symbol. The threshold block is implemented as K155 type K155LA1, K165LAZ, K155LA6 IC combination machine. The PE connection with the PC of the fullness syndrome analyzer is determined by the form of the generating polynomial. The buffer shift register is designed to increase the noise immunity of the threshold decoding when the reverse operation occurs. The pivot shift register is a sequential iPC whose length is chosen equal to the length of the PC coder (or syndrome analyzer) and executed on the K155TM2 IC. The second modulator 10 modulator 2 is designed to correct the information in the reverse mode. the output of the counting trigger. The modulo-two adder is implemented on one element of the IC K155LP1. D-trigger 11 is designed to control the operation of the second adder 10 modulo two. The counting trigger is implemented on one element of the IC K155TM2. The decoder 12 is designed to decipher the state of the threshold counters and form a single pulse in the presence of two zeros from the outputs of the threshold counters. The decoder is implemented on one element of the IC K155LAZ. The first threshold counter 13 is designed to decide on the preservation of the syndromic sequence phase. Binary counters and a decoder collected on the K155IE5, K166LA1 and K155TM chips, respectively, are used as the threshold counter. Inverter 14 is for inverting the syndram sequence. , the input to the threshold counter 13. The inverter is implemented on one element of the IC K155LAZ. The second threshold counter 15 is designed to make a decision on changing the phase of the syndromic sequence, efficiency and generation of the signal controlling the operation of the decoder 12 and B-trigger 11. Binary counters and a decoder are used on the K155IE5, K155LA1 (IV) chips as the threshold counter respectively. The anapize interval shaper 16 is designed to generate a control pulse by threshold counters. The counting factor is chosen based on the given probability of false synchronization. Binary counters and a decoder collected on an IC of the type K155IB5 and K155LA, respectively, are used as a generator of the analysis interval. The second inverter 17 is designed to generate a strobe signal for the decoder and the D-trigger. As an inverter, a single IC K155LAZ element is used. The delay line 18 is designed to provide the necessary phase relationships of the signals from the output of the first and second threshold counters. The delay line is implemented as a standard LZ, the value of which is determined by the applied IC series. The apparatus for eliminating the uncertainty of discrete-phase modulation operates as follows. It is known that when using DMF communication systems, four options are possible for channel distribution and signal phase (reverse operation) on the receiving side, 1. Channels and phase of signals on the receiving side fully correspond to the transmitting side (3 7 2 2. Channels are distributed correctly, the phase of the signals is different by 180 (reverse operation) 3, the channels are incorrectly distributed (E), the phases of the received signals correspond to the committed ones. 4. The channels are incorrectly distributed (2.3) and the phases of the received signals do not match the transmitted ones (reverse operation) , i.e. 62, 3. their mode of synchronization, which corresponds to the fourth variant of the distribution of channels and phases of signals. In this case, the output sequence of the syndromic sequence receives a syndrome sequence of pulses in which logical O and logical 1 appear with the same probability equal to 1/2. This sequence is fed to the input of the syndrome analyzer to the input of the second 15 and through the first inverter 14 to the input of the first 13 threshold counters. The syndrome analyzer 7 analyzes the syndrome sequence and, in threshold block 8, decides on the accuracy of the information, incorrectly corrects the information or propagates the errors. The relative threshold (to) of the triggering of the threshold counters 13 and 15 is chosen large enough to ensure a low probability of false positives. In this case, the threshold counters 13 and 15 do not work, and logical 1 are generated at their outputs, which arrive at the input of the decoder 12 with a gating, the output of which, upon receipt of a strobe signal (pulse), generates a pulse control of multiplexer 2: the branches at the output of multiplexer 2 are switched from the state (E-,) to the state (3, E-). With some delay relative to the moment of arrival of the strobe pulse, a reset pulse is generated at the threshold counters 13 and 15, which comes from the analysis interval generator 16 through the delay line 18. The threshold counters 13 and 15 are reset to zero and a new search cycle begins. work. In this case, both the informational (3) and verification sequences are inverted, and the syndrome sequence is also inverted, which simultaneously enters the input of the second threshold counter 15 and the input of the syndrome analyzer 7. In accordance with the theory of threshold decoding and if the number of opgabok does not exceed the correcting ability, the syndrome analyzer 7 analyzes the syndrome sequence and in the threshold unit 8 it makes a decision about the correction of erroneous symbols. The corrected optographic symbols are in the reverse operation phase. From the output of the first adder 5 modulo two information sequence nocTynaet to the input of the buffer register 9 shift. Since the number of errors does not exceed the decoder's correcting ability, and the syndrome sequence is inverted, then the null symbol (logical O) in the syndromic sequence are the symbols defined by nonzero members of the generating polynomials, (B), 2, ..., K {i , ..., (,, and a type of wide. The rest of the symmetric 710 sequence syndromes are non-zero (logical units). The symbols of the syndromic sequence received at the input of the second threshold counter 15 trigger it, and at its output it appears logical Oi, which prohibits the passage of a control pulse from the output of the decoder 12. At one time, a logical O is written to the D-trigger 11, from the output of which a logical T arrives at the second input of the second modulo two. As a result, the output information from the output of the shift buffer register 9. Similarly, the phase uncertainty (reverse operation) of the DMF is eliminated if only the phase inversion of the ZPPM channels occurs, i.e. The DMF channels at the output of multiplexer 2 are distributed correctly, but the phases of the signals of these channels are inverted. The search time for the correct phase in this case is one cycle, instead of two, as in the previous case. The mode of operation of the device when the DMF channels at the input of multiplexer 2 are distributed incorrectly, i.e. 2 t but the phases of the received signals instead of the transmitted ones differ from the synchronization acquisition mode in that the search time is also one cycle. In the device operation mode, when the DMF channels and the phase of the channel signals on the receiving side completely correspond to the transmitting side, t. e. or synchronization presence mode, no synchronization search. Thus, if the analysis interval is chosen to be equal, then the average search time for the proposed device in the presence of interference that does not exceed the decoder’s correction capability is. 0 + 1 + 1 + 2 tons –yr T in ---- Tg Td, where O, 1, 2 - number of cycles: search for synchronization only when inverting signals, only when DMF channels are entangled and when nepe28 is scaring DMF channels and inverting signals of DMF channels, respectively. The average search time for the prototype is respectively 0 + 1 + 2 + 3 t-t.tp. 5-Td. Therefore, with an equal analysis interval, the average search time for the proposed device is 1.5 times less than that of the prototype. It should be noted that the search time for the proposed device is significantly reduced due to the fact that the information for correcting the operation of Db (1 comes from the generator 6 of the syndromic sequence, where the frequency of the pulse trainer is i (J is the number of orthogonal checks used in the encoder convolutional code) more than from the output of the threshold unit 8. This allows in the proposed device to choose a smaller analysis interval Td compared to the prototype with the same detection characteristics. can be chosen to be equal to T ppdd pp / l; a reduction in the average search time allows an increase in the session time or an increase in data throughput, which is especially important for the communication system of 191 satellite-based Orbit-2 communication systems. The modulo two buffer register 9 for the shift and the second adder improve the noise immunity of the threshold decoding in the reverse mode. In this case, a large packet of opshbok, which is determined by the analysis interval TD and average search time Tff It is known that the probability of erroneous decoding for threshold decoding / is determined by the exponation - P ". where Ps is the effective length of the code constraint; fc - the multiplicity of corrected errors. Consequently, the noise immunity of the proposed device increases with c in t where h is the length of the 1-FIF error packet.