SU1089755A1

SU1089755A1 - Device for adjusting single-phase thyristor inverter

Info

Publication number: SU1089755A1
Application number: SU823468444A
Authority: SU
Inventors: Владимир Ефимович Тонкаль; Эдуард Никитович Гречко; Анатолий Павлович Левчук
Original assignee: Институт Электродинамики Ан Усср
Priority date: 1982-07-15
Filing date: 1982-07-15
Publication date: 1984-04-30

Abstract

1. УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ОДНОФАЗНЫМ ТИРИСТОРНЫМ ИНВЕРТОРСМ , содержащее задающий генератор, к выходу которого последовательно подсоединены первый элемент задержки , регул тор длительности импульсов и второй элемент задержки, блок управлени предварительным инвертором , основной пересчетнь блок, состо щий из двенадцати чеек пересчета , основные и дополнительные элементы совпадени , при этом первые входы основных элементов совпадени подключены к соответствую 1;им выходам основного пересчетного блока, вторые их входы подключены к выходу регул тора длительности импульсов, первые входа дополнительных элементов совпадени соединены с выходами датчиков направлени тока нагрузки, вторые их BxofHJ подключены к входу второго элемента эадерхскй, а третьи входы соответственно к выходам второй, третьей, восьмой и дев той чеек основного пересчетного блока, блок коррекции, содержаний элемент ИЛИ, входы которого подключены к выходам первой и седьмой чеек основного пересчетного блока, отличаю щ е е с . тем, что, с целью расширени функциональных возможностей и улучшени гармонического спектра выходного напр жени при широком диапазоне регулировани , оно снабжено вспомогательный пересчетным блоком , состо щим, например, из трёх чеек пересчета, блок управлени предварительным инвертором выполнен на двух триггерах и четырех элементах И с пр мьтмн и инверсными входами , в блок коррекции введены три группы логических элементов, перва группа логических элементов содержит семь элементов ИЛИ, один из которых шестивходовый, а остальные двухвходовые, и дев ть двухвходовых элементов И, втора группа логических элементов содержит три элемента ИЛИ, из которых один четырехвходовый , а остальные двухвходовые, и п ть двухвхоловых элементов И, треть группа содержит четыре двух входовых элемента ИЛИ, при этом (Л вспомогательнь-й пересчетный блок включен между вторым элементом задержки и основньм пересчетным блоком , вторым входом первый элемент И первой группы через первьй двухвходовый элемент ИЛИ подключен к первой и второй чейкам дополнительного пересчетного блока, а первым входом через шестивходовый элемент сх ИЛИ - к выходам четных чеек основного пересчетного блока, выход элесо мента И подключен к вторым пр мому vl и инверсному соответственно входам второго и третьего элементов И перСЛ вой группы, к первым входам этих сл элементов и первым входам четвертого , п того элементов первой группы и третьего, п того элементов второй группы подсоединен выход второго элемента задержки, выходы второго и третьего элементов И первой группы подключены соответственно к вторым входам третьего и четвертого элемен .тов ИЛИ, причем первый вход третьего элемента ИЛИ соединен с инверсным выходом четвертого элемента ИЛИ, а первый вход четвертого элемента ИЛИ с инверсным выходом третьего элемен1. A DEVICE FOR CONTROLLING A SINGLE-PHASE THYRISTOR INVERTER, containing a master oscillator, to the output of which a first delay element, a pulse duration regulator and a second delay element, a pre-inverter control unit, a main recalculation unit consisting of twelve conversion cells, main and additional elements of coincidence, with the first inputs of the main elements of coincidence connected to the corresponding 1; to them the outputs of the main conversion unit, their second inputs are connected The first inputs of additional elements of coincidence are connected to the outputs of load current direction sensors, their second BxofHJs are connected to the input of the second element Ederhsky, and the third inputs respectively to the outputs of the second, third, eighth and ninth cells of the main scaler, the correction unit, the contents of the OR element, whose inputs are connected to the outputs of the first and seventh cells of the main conversion unit, differs from. so that, in order to expand the functionality and improve the harmonic spectrum of the output voltage with a wide range of control, it is equipped with an auxiliary recalculation unit consisting, for example, of three recalculation cells, the pre-inverter control unit is made on two triggers and four elements direct and inverse inputs; three groups of logical elements are introduced into the correction unit; the first group of logical elements contains seven OR elements, one of which is six-input and the rest two two-input AND elements, the second group of logical elements contains three OR elements, of which one four-input and the other two-input elements, and five two-headed AND elements, the third group contains four two input elements OR, while (L auxiliary th recalculation unit is connected between the second delay element and the main recalculation unit, the second input is the first element AND of the first group through the first two-input element OR is connected to the first and second cells of the additional recalculating unit ka, and the first input through the six-input element cx OR to the outputs of the even cells of the main conversion unit, the output of the AND unit is connected to the second direct vl and inverse inputs of the second and third elements AND the first group, to the first inputs of these slits and the first the inputs of the fourth, fifth elements of the first group and the third, fifth elements of the second group are connected to the output of the second delay element, the outputs of the second and third elements AND of the first group are connected respectively to the second inputs of the third and fourth of the first element of the third element OR is connected with the inverse output of the fourth element OR, and the first input of the fourth element OR with the inverse output of the third element

Description

та ИЛИ, к первым входам четвертого п того элементов И первой группы посоединен инверсный выход четвертого элемента ИЛИ, к вторым входам этих элементов подключены соответственно выходы регул тора длительности импульсов и второго элемента задержки первый вход п того элемента ИЛИ подключен к выходу первого элемента И, а второй вход соединен с выходом эл мента ИЛИ блока коррекции, который соединен также с первым входом третьего элемента ИЛИ второй группы, в ход п того элемента ИЛИ подсоединен к вторым пр мому и инверсному входам соответственно шестого и седьмо го /элементов и, выходы этих элементов pf подключены к вторым входам соответственно шестого и седьмого элементов ИЛИ, причем первый вход шестого элемента ИЛИ соединен с инверсным выходом седьмого элемента ИЛИ, а первый вход седьмого элемента ИЛИ с инверсным выходом шестого элемента ИЛИ,- инверсный выход седьмого элемента ИЛИ подсоединен к инверсным первому и второму входам соответственно восьмого и дев того элементов и, к двум оставшимс входам этих элементов подключены соответственно выходы регул тора длительности импульсов и второго элемента задержки, первым входом первьтй элемент И второй группы через первый элемент ИЛИ подключен к второй и третьей чейкам вспомогательного пересчетного . блока , вторым входом через второй элемент ИЛИ подключен к третьей, п той, дев той и одиннадцатой чейкам основного пересчетного блока, выход элемента И подсоединен к второму входу третьего элемента ИЛИ и вторым входам второго и третьего элементов И, выход третьего элемента ИЛИ подсоединен к вторым инверсным входам четвертого и п того элементов И, первые входы второго и четвертого элементов ИOR, the inverse output of the fourth element OR is connected to the first inputs of the fourth and fifth elements of the first group, the outputs of the pulse width controller and the second delay element and the first input of the fifth element OR are connected to the output of the first element AND, and the second input is connected to the output of the OR element of the correction unit, which is also connected to the first input of the third element OR of the second group, in the course of the fifth element OR is connected to the second direct and inverse inputs of the corresponding the sixth and seventh elements and the outputs of these elements pf are connected to the second inputs of the sixth and seventh OR elements, respectively, the first input of the sixth OR element is connected to the inverse output of the seventh OR element, and the first input of the sixth OR element , - the inverse output of the seventh element OR is connected to the inverse of the first and second inputs of the eighth and ninth elements respectively, and, to the two remaining inputs of these elements, the controller outputs are connected respectively pulses and the second delay element, the first input is the first element AND the second group through the first element OR is connected to the second and third cells of the auxiliary counter. unit, the second input through the second element OR is connected to the third, fifth, ninth and eleventh cells of the main conversion unit, the output of the AND element is connected to the second input of the third OR element and the second inputs of the second and third And elements, the output of the third OR element is connected to the second inverse inputs of the fourth and fifth elements And, the first inputs of the second and fourth elements And

подсоединены к выходу задающего генератора , выходы четвеГТого элемента И первой группы и второго элемента И второй группы через первый элемент ИЛИ третьей группы подключены к первого триггера блока управлени предварительным инвертором, выходы п того элемента И первой груп .пы и третьего элемента И второй группы через второй элемент ИЛИ третьей группы подключены к вторым инверсньви входам двух элементов И блока управлени предварительными инвертором, первые входы которых подсоединены к выходам первого триггера этого блока выходы восьмого элемента И первой группы и четвертого элемента И второй группы череэ третий элемент ИЛИ третьей группы подсоединены к входу второго триггера блока управлени предварительным инвертором, выходы дев того элемента И первой группы и п того элемента И второй группы через четвертый элемент ИЛИ третьей группы подсоединены к вторым инверсным входам элементов И блока управлени предварительным инвертором, первые входы которых подсоединены к выходам второго триггера этого блока .connected to the output of the master oscillator, the outputs of the fourth element of the first group and the second element of the second group through the first element OR of the third group are connected to the first trigger of the pre-inverter control unit, the outputs of the fifth element AND of the first group and the third element of the second group through the second the element OR of the third group is connected to the second inverse inputs of the two elements AND the control unit by the preliminary inverter, the first inputs of which are connected to the outputs of the first trigger of this block, the outputs in the seventh element of the first group and the fourth element of the second group and the third element OR of the third group are connected to the input of the second trigger of the pre-inverter control unit, the outputs of the ninth element of the first group and the fifth element of the second group through the fourth element OR of the third group are connected to the second inverted inputs of elements And a control unit by a pre-inverter, the first inputs of which are connected to the outputs of the second trigger of this block.

2, Устройство по п. 1, отличающеес тем,что вспомогательный пересчетный блок выполнен с целым числом чеек Л 3, а первые элементы ИДИ первой и второй групп выполнены с числом входов на единицу меньше числа чеек вспомогательного пересчетного блока, причем входы первого элемента ИЛИ первой группы поочередно подключены к выходам с первой до предпоследней чеек вспомогательного пересчетного блока, а входцзз первого элемента ИЛИ второй группы поочередно подключены к выходам с второй до последней чеек вспомогательного пересчетного блока.2, the device according to claim 1, characterized in that the auxiliary scaling unit is made with an integer number of cells L 3, and the first IDN elements of the first and second groups are made with the number of inputs one less than the number of cells of the auxiliary scaling unit, and the inputs of the first element OR the first the groups are alternately connected to the outputs from the first to the penultimate cells of the auxiliary counting unit, and the inputs of the first element OR of the second group are alternately connected to the outputs from the second to the last cells of the auxiliary counting unit.

tt

Изобретение относитс к электротехнике и может быть использовано в регулируемых вторичных источниках питани с кваэисинусоидальным выходHfcOM напр жением, в частности, относитс к автономным тиристорным инвер торам, формируюш.им кривую выходного напр жени путем амплитудно-импульсной модул ции (АИМ) за счет коммутации вторичных o6MOTOj трансформатора.The invention relates to electrical engineering and can be used in regulated secondary power sources with quaiisinusoidal output HfcOM voltage, in particular, relates to stand-alone thyristor inverters, which form the output voltage by means of pulse amplitude modulation (AIM) by switching secondary o6MOT transformer.

Известно устройство дл управлени инвертором, содержащее задающийA device for controlling an inverter is known, comprising

генератор, триггер, элементы задержки , регул тор длительности импульсов, пересчетный блок, элементы совпадени и формирователи импульсов управлени тиристорами. Это устройство позврл ет регулировать ширину импульсос формируемых ступеней напр жени tl.generator, trigger, delay elements, pulse duration regulator, scaling unit, coincidence elements, and thyristor control pulse drivers. This device allows you to adjust the width of the pulses of the voltage steps tl being formed.

К недостатку этого устройства следует отнести ограниченные функциональные возможности, которые не позвол ют формировать квазисинусоидальное напр жение путем улучшенной АИМ с нулевыми ступен ми напр жени на тактовом интервале в начале каждой полуволны напр жени . Наиболее близким по технической сущности к изобретению вл етс уст ройство дл управлени однофазным тиристорным инвертором, содержащее задающий генератор, первый элемент задержки, регул тор длительности импульсов управлени тиристорами, второй элемент задержки, пересчетный блок, элементы совпадени , блок коррекции и блок управлени предвар тельным инвертором С23. Недостатком известного устройства вл етс низкое качество выходно электрической энергии при широком диапазоне регулировани . Цель изобретени - расширение фу циональных возможностей и улучшение гармонического спектра выходного на пр жени при широком диапазоне регу ировани . Поставленна иель достигаетс тем что в устройство дл управлени тиристорным однофазным инвертором, содержаш .ее задаюс ий генератор, к выходу которого последовательно подсоеди нены первый элемент задержки, регул тор длительности импульсов и второй элемент задержки, блок управлени предварительным инвертором, основной перёсчетный блок, состо щий из двенадцати чеек пересчета, odboB ные и дополнительные элементы совпадени , при этом первые входы основных элементов совпадени подключены к соответствующим выходам основного пересчетного блока, вторые их входы подключены к выходу регул тора длительности импульсов, первые входы дополнительных элементов совпадени соединены с выходами датчиков направлени тока нагрузки, вторые их входы подключень к входу второго эле мента задержки, а третьи входы подключены соответственно к выходам второй, третьей, восьмой и дев той чейкам основного пересчетного блока , блок коррекции, куда входит элемент ИЛИ, входы которого подключены к выходам первой и седьмой чеек основного пересчетного блока, дополнительно введены вспомогательный пересчетный блок, состо ний, например, из трех чеек пересчета, и три группы логических элементов в блок коррекции , перва группа логических элементов содержит семь элементов ИЛИ, один из которых шестивходовый, а остальные двухвходовые, и дев ть двухвходовых элементов И, втора . группа логических элементов содержит три элемента ИЛИ, из которых один четырехвходовый, а остальные двухвходовые , и п ть двухвходовых элемен тов И, треть группа содержит четыре двухвходовкх элемента ИЛИ, блок управлени предварительным инвертором выполнен на двух триггерах и четырех элементах И с пр мыии и инверсными входами, вспомогательный пересчетный блок включен между вторым элементом задержки и основньви пересчетным блоком, вторым входом первый элемент И первой группы через первый двухвходовый элемент ИЛИ подключен к первой и второй чейкам дополнительного пересчетного блока, а первым входом через шестивходовый элемент ИЛИ - к выходам четных чеек основного пересчетного блока, выход элемента И подключен к STOptw пр мому и инверсному соответственно входам второго и третьего элементов И первой группы, к первым входам этих элементов и первые входам четвертого , п того элементов И первой группы и третьего, п того элементов И второй группы подсоединен выход второго элемента задержки, выходы второго и третьего элементов И первой группы подключены соответственно к вторым входам третьего и четвертого элементов ИЛИ, причем первый вход третьего элемента ИЛИ соединен с инверсньм вьходом четвертого элемента ИЛИ, а первый вход четвертого элемента ИЛИ - с инверсным выходом третьего элемента ИЛИ к первые входам четвертого и п того элементов И первой группы подсоединен инверсный выход четвертого элемента ИЛИ, к вторым входам этих элементов подключены соответственно выходы регул тора длительности импульсов и второго элемента задержки, первый вход п того элемента ИЛИ подключен к выходу первого элемента И, а второй вход соединен с вьходом элемента ИЛИ блока коррекции, который соединен также с первьаи входом третьего элемента ИЛИ второй группы, выход п того элемента ИЛИ подсоединен к вторым пр мому и инверсному входам соответственного шестого и седьмого элементов И, выходы этих элементов И подключены к вторым входам соответственно шестого и седьмого элементов ИЛИ, причем первый вход шестого элемента ИЛИ соединен с инверсHbw выходом седьмого элемента ИЛИ, а первый вход седьмого элемента ИЛИ с инверсным выходом шестого элемента ИЛИ, инверсныр выход седьмого элемента ИЛИ подсоединен к инверсньм первому и второму входам соответственно восьмого и дев того элементов И, к двум оставшимс входам этих элементов подключены соответственно выходы регул тора длительности импульсов и второго элемента задержки, первым входом первый элемент И второй группы через первь.Г элемент ИЛИ подключен к второй и третьеР чейкам дополнительного пересчетного блока, вторым входом через второй элемент ИЛИ подключен к третьей, п той , дев той и одиннадцатой чейкам основного пересчетного блока, выход элемента И подсоединен к второму входу третьего элемента ИЛИ и вторьам входам второго и третьего элементов И, выход третьего элемента ИЛИ подсоединен к вторым инверсным входам четвертого и п того элементов И, пер вые входы второго и четвертого элементов И подсоединены к выходу эадаюшего генератора, выходы четвертого элемента И первой группы и второго элемента И второй группы через первый элемент ИЛИ третьей группы подключены к входу первого триггера блока управлени предварительным инвертором , выходы п того элемента И первой группы и третьего элемента И второй группы череэ второй элемент ИЛИ третьей группы подключены к вто,рым инверсным входам двух элементов И блока управлени предварительным инвертором, первые входы которых подсоединены к выходам первого триггера этого блокаf выходы восьмого элемента И первой группы и четвертого элемента И второй группы череэ третий элемент ИЛИ третьей группы подсоединены к входу второго триггера блока управлени предварительным инвертором, выходы дев того элемента И первой группы и п того элемента И второй группы через четвертый элемент ИЛИ третьей группы подсоединены к вторым инверсньм входам дв-ух элементов И блока управлени предварительным инвертором, первые входы которых подсоединены к выходам второго триггера этого блока.The disadvantage of this device is the limited functionality that does not allow the formation of a quasi-sinusoidal voltage by means of an improved AIM with zero voltage levels on the clock interval at the beginning of each half-wave voltage. The closest in technical essence to the invention is a device for controlling a single-phase thyristor inverter, comprising a master oscillator, a first delay element, a thyristor control pulse width regulator, a second delay element, a scaling unit, a coincidence unit, a correction unit and a pre-inverter control unit C23. A disadvantage of the known device is the low quality of the output electrical energy with a wide range of regulation. The purpose of the invention is to expand the functional possibilities and improve the harmonic spectrum of the output over the voltage with a wide range of regulation. Delivered power is achieved by the fact that the device for controlling a single-phase thyristor inverter contains a target generator, to the output of which a first delay element, a pulse duration regulator and a second delay element, a pre-inverter control unit, a main counting unit consisting of of the twelve recalculation cells, odboB and additional elements of the match, the first inputs of the main elements of the match are connected to the corresponding outputs of the main conversion their second inputs are connected to the output of the pulse duration regulator, the first inputs of additional coincidence elements are connected to the outputs of load current direction sensors, their second inputs are connected to the input of the second delay element, and the third inputs are connected respectively to the second, third, and eighth outputs and nine cells of the main conversion unit, the correction unit, which includes the OR element, whose inputs are connected to the outputs of the first and seventh cells of the main conversion unit, are additionally introduced Yelnia scaler unit conditions, e.g., of three cells of translation and three groups of logic elements in the correction unit, a first group of logic elements comprises seven elements or of which one shestivhodovy and the remaining two-input, and a nine-input AND gates, a second. the group of logical elements contains three OR elements, one of which is four-input and the other two-input, and five two-input elements AND, the third group contains four two-input elements OR, the pre-inverter control unit is made on two triggers and four elements AND with direct and inverse inputs, an auxiliary scaling unit is connected between the second delay element and the main scaling unit, the second input is the first element AND of the first group through the first two-input element OR is connected to the first The first and second cells of the additional scaling unit, and the first input through the six-input OR element to the outputs of the even cells of the main conversion unit, the output of the And element are connected to STOptw direct and inverse, respectively, to the inputs of the second and third elements of the first group, to the first inputs of these elements and the first inputs of the fourth, fifth elements of the first group and the third, fifth elements of the second group are connected to the output of the second delay element, the outputs of the second and third elements of the first group are connected respectively to the second inputs of the third and fourth elements OR, the first input of the third element OR is connected to the inverse input of the fourth element OR, and the first input of the fourth element OR to the inverse output of the third element OR to the first inputs of the fourth and fifth elements And the first group is connected to the inverse output the fourth element OR, the outputs of the pulse duration regulator and the second delay element are connected to the second inputs of these elements, respectively; the first input of the fifth element OR is connected to the output of the first element And, and the second input is connected to the input of the OR element of the correction unit, which is also connected to the first input of the third OR element of the second group, the output of the fifth OR element is connected to the second direct and inverse inputs of the corresponding sixth and seventh AND elements, the outputs of these elements AND connected to the second inputs of the sixth and seventh OR elements, respectively, the first input of the sixth OR element is connected to the inverse Hbw output of the seventh OR element, and the first input of the seventh OR element with the inverse output of the sixth AND element LI, inversnyr output of the seventh element OR is connected to the inverse of the first and second inputs of the eighth and ninth AND elements, respectively, to the two remaining inputs of these elements are connected, respectively, the outputs of the pulse width controller and the second delay element, the first input of the first element And the second group through the first. The element OR is connected to the second and third cells of the additional conversion unit, the second input through the second element OR is connected to the third, fifth, ninth and eleventh cells of the main conversion the output unit of the AND element is connected to the second input of the third element OR and the second inputs of the second and third elements AND, the output of the third element OR is connected to the second inverse inputs of the fourth and fifth elements AND, the first inputs of the second and fourth elements AND are connected to the output of the second generator, the outputs of the fourth element And the first group and the second element And the second group through the first element OR of the third group are connected to the input of the first trigger of the pre-inverter control unit, the outputs of the fifth element a of the first group and the third element and the second group of the second element OR of the third group are connected to the second, inverse inputs of two elements AND of the pre-inverter control unit, the first inputs of which are connected to the outputs of the first trigger of this block; the outputs of the eighth element of the first group and fourth element And the second group of the third element OR of the third group is connected to the input of the second trigger of the pre-inverter control unit, the outputs of the ninth element AND of the first group and the fifth element And the second Groups through the fourth element OR of the third group are connected to the second inverse inputs of two elements AND the pre-inverter control unit, the first inputs of which are connected to the outputs of the second trigger of this block.

Кроме того, дополнительный пересчетный блок выполн етс с целым числом чеек , а также увеличиваетс число входов первых логических элементов первой и второй групп на единицу меньие числа чеек вспомогательного пересчетного блока, причем входы первого элемента ИЛИ первой группы- поочередно подключены к вьэсодам от первой до предпоследней чеек вспомогательного пересчетного блока , а выходы первого элемента ИЛИ второй группы поочередно подключены к выходам от второй допоследней чеек вспомогательного пересчетного блока,In addition, the additional scaling unit is executed with an integer number of cells, and the number of inputs of the first logic elements of the first and second groups increases by one fewer cells of the auxiliary scaling unit, and the inputs of the first OR element of the first group are alternately connected from the first to the last but one the cells of the auxiliary scaler, and the outputs of the first element OR of the second group are alternately connected to the outputs of the second to last cell of the auxiliary scaler,

.На фиг. 1 приведена блок-схема устройства; на фиг. 2 - диаграмма его работы; на фиг. 3 - силова схема инвертора,.In FIG. 1 shows a block diagram of the device; in fig. 2 is a diagram of his work; in fig. 3 - power circuit of the inverter,

Устройство дл управлени тиристорным однофаэнь 1 инвертором содержит (фиг, 1) задающий генератор 1, к выходу которого последовательно подсоединены первь элемент 2 задержки , регул тор 3 длительности импульсов , второй элемент 4 задержки, дополнительный пересчетный блок 5, основной пересчетный блок 6, к выходам которого подсоединены вторые входы основных элементов 7 совпадени , пер вые входы которых соединены с выходо регул тора 3 длительности импульсов, первые входы дополнительных элементов 8 совпадени соединены с выходами 9-12 усилителей 13 и 14, св занных с датчиками 15 и 16 тока в силовой цепи (фиг. 3), вторые входы которых соединены с входом второго элемента 4 задержки, а третьи входы подключены соответственно к выходам второй, третьей, восьмой и дев той чейкам основного пересчетного блока. Выходы первой и седьмой чеек основного пересчетного блока 6 подключены к входам элемента ИЛИA device for controlling a thyristor single-phase 1 inverter contains (FIG. 1) a master oscillator 1, to the output of which the first delay element 2 is sequentially connected, the pulse width regulator 3, the second delay element 4, the additional scaling unit 5, the main scaling unit 6, to the outputs which are connected to the second inputs of the main coincidence elements 7, the first inputs of which are connected to the output of the pulse duration regulator 3, the first inputs of the additional matching elements 8 are connected to the outputs 9-12 of the amplifier 13 and 14 connected to the current sensors 15 and 16 in the power circuit (FIG. 3), the second inputs of which are connected to the input of the second delay element 4, and the third inputs are connected respectively to the outputs of the second, third, eighth and ninth cells of the main recalculated block. The outputs of the first and seventh cells of the main conversion unit 6 are connected to the inputs of the element OR

17блока 18 коррекции. Выходы первой и второй чеек дополнительного пересчетного блока соединены с входами элемента ИЛИ 19 блока 18 коррекции , выходы второй, четвертой, шестой, восьмой, дес той и двенадцатой чеек основного пересчетного блока 6 подключены к входам второго элемента ИЛИ 20 блока 18 коррекции.17block 18 correction. The outputs of the first and second cells of the additional scaling unit are connected to the inputs of the element OR 19 of the correction block 18, the outputs of the second, fourth, sixth, eighth, tenth and twelfth cells of the main counting block 6 are connected to the inputs of the second element OR 20 of the correction block 18.

Кроме двух указанных к элементам первой группы логических элементов блока 18 коррекции относ тс еше п ть элементов ИЛИ 21-25 и дев ть элементов И 26-34. Входы второй и третьей чеек дополнительного пересчетного блока 5 соединены с входами элемента ИЛИ 35 блока 18 коррекции , выходы третьей, п той, дев той и одиннадцатой чеек основного пересчетного блока 6 подключены к выходам второго элемента ИЛИ 36. Кроме двух указанных к элементам второй группы логических элементов блокаIn addition to the two indicated, the elements of the first group of logical elements of the correction block 18 include five elements OR 21-25 and nine elements AND 26-34. The inputs of the second and third cells of the additional scaling unit 5 are connected to the inputs of the OR element 35 of the correction unit 18, the outputs of the third, fifth, ninth and eleventh cells of the main scaling unit 6 are connected to the outputs of the second element OR 36. In addition to the two logical elements specified to the elements of the second group block elements

18коррекции относ тс еще один элемент ИЛИ 37 и п ть элементов И 3842 , К элементам третьей группы логических элементов блока 18 коррекции относ тс четыре элемента ИЛИ 43-46.18 corrections include one more element OR 37 and five elements AND 3842, The elements of the third group of logical elements of the correction block 18 include four elements OR 43-46.

Блок 47 управлени предварительным инвертором содержит триггеры 48 49 и четыре элемента И 50-53, при этом входы триггеров 48, 49 подключены соответственно к выходам элементо ИЛИ 43, 45 блока 18 коррекции, а выходы соответственно к первым входам элементов И 50-53, вторые входы которых соединены соответственно с выходами элементов ИЛИ 44, 46 блока 18 коррекции.The pre-inverter control unit 47 contains triggers 48 49 and four AND 50-53 elements, wherein the inputs of the trigger 48, 49 are connected respectively to the outputs of the element OR 43, 45 of the correction unit 18, and the outputs respectively to the first inputs of the And elements 50-53, the second the inputs of which are connected respectively to the outputs of the elements OR 44, 46 of the block 18 correction.

Силова схема инвертора (фиг. 3) состоит из предварительного мостового инвертора, собранного на тиристорах 54-57 и диодах моста обратного тока, к выходным зажимам которого подключена первична обмотка промежуточного трансформатора, имеющего секционированную вторичную обмотку. Каждый из трех отводов секционированной вторичной обмотки соединен с выходньам зажимом через пары встречно параллельно включенных тиристоров 58-59, 60-61, 62-63 и датчики 15 и 16 тока, сигналы которых поступают на усилители 13 и 14, каждый из кото рых имеет по два (пр мой и инверсный выхода 9, 10 и 11, 12. Кокмутирукшнми в силовой схеме вл ютс тиристоры 64 и 65. Устройство работает следующим образом . Задаю11р1й генератор 1 генерирует последовательность импульсов (фиг. ) , частотой, например в 7 3 раз больше несушей частоты модулированного напр жени , котора поступает на входы элементов И 39, 41 и на первый элемент задержки. Сигнал с выхода первого элемента 2 задержки (фиг. 25) поступает на входы элементов И 27, 28, 31, 32, 40, 42 и на вход регул тора 3 длительности импульсов. Сигнал с выхода регул тора 3 (фиг. 2в) поступает на входы элементов И 29, 33 и на второй элемент 4 задержки. Сигнал с выхода второго элемента 4 задержки (фиг.2т поступает на входы элементов И 30, 34 и на вход вспомогательного- пересчетного блока, который формирует на выходах чеек широкие импульсы (фиг. ). Сигнал с выхода вспомогательнЬго пересчетного блока поступает на вход основного пересчетного блока, который формирует на выходах чеек широкие импульсы (фиг.2е) Особенностью предлагаемого устрой ства вл етс то, что оно позвол ет формировать на вьзходе амплитудноимпульсное модулированное напр жение на каждом тактовом инвервале которог формируетс , например, три импульса равной длительности. С этой целью в блок коррекции введены выиеуказанные три группы логических элементов. Рассмотрим вли ние блока коррекции на работу инвертора при формировании на каждом тактовом интервале трех импульсов равной длительности и нулевых ступеней выходного напр же ни в начале каждой полуволны выходного напр жени . При совпадении импульсов с элемен та ИЛИ 19, к входам ксэторого подключены перва и втора чейки дополнительного пересчетного блока 5, и импульсов с элемента ИЛИ 20, к входам которого подключены выходы второй , четвертой, шестой, восьмой, дес той и двенадцатой чеек основного пересчетного блока, на выходе элемен та И 26 по вл ютс широкие импульсы (фиг. 2), наличие широкого импульса на входе элемента И 27 позвол ет первому И1.1пульсу первого элемента 2 задержки пройти через элемент ИЛИ 21 на инверсный элемента ИЛИ 22, такое состо ние этих двух элементов сохран етс до тех пор, пока отсутствие сигнала на выходе И 26 не позволит пройти импульсу с первого элемента 2 задержки через элемент И 28 на вход элемента ИЛИ 22. Тогда на выходе элемента ИЛИ 22 будет о- сутствовать сигнал. Широкие импульсы с выхода элемента ИЛИ 22 (фиг. 2з) разрешают прохождение импульсов управлени с элемента 3 через элемент И 29 и далее через элемент ИЛИ 43 на вход первого триггера 48 блока 47 управлени предварительным инвертором, а соответствующие этим импульсам управлени импульсы временной задержки с второго элемента 4 задержки также поступают через элемент И 30 и далее через элемент ИЛИ 44 на инверсные входь элементов И 50, 51 блока управлени предварительным инвертором. Широкие импульсы с выхода элемента И 26 логически суммируютс с широкими импульсами с элемента ИЛИ 17, обеспечивающими пустые тактовые интервалы , и с выхода элемента ИЛИ 23 поступают соответственно на пр мой и инверсный входы элементов И 31, 32. Наличие широкого импульса на входе элемента И 31 позвол ет первому импульсу с первого элемента 2 задержки пройти через элемент ИЛИ 24 на инверсный выход элемента ИЛИ 25, та кое состо ние этих двух элементов сохран етс до тех пор, пока отсутствие сигнала на выходе ИЛИ 23 не позволит прюйти импульсу с первого .элемента 2 задержки через элемент И 32 на вход элемента ИЛИ .25. Тогда на выходе элемента ИЛИ 25 будет отсутствовать сигнал. Отсутствие импульсов на выходе элемента ИЛИ 25 (фиг. 2и) разрешает прохождение импульсов управлени с регул тора 3 длительности импульсов через элемент И 33 и далее через элемент ИЛИ 45 на вход второго триггера 49 блока управлени предварительным инвертором, а соответствуюихие этим импульсам управлени импульсы временной задержки с второго элемента 4 задержки также поступают через элемент И 34 и далее через элемент ИЛИ 46 на инверсные входы элементов И 52, 53 блока управлени предварительным инвертором. При совпадении импульсов с элемента ИЛИ 35, к входам которого подключены втора и треть чейки дополнительного пересчетного блока 5, и импульсов с элемента ИЛИ 35, к входам которого подключены выходи третьей, п той, дев той и одиннадцатой чеек основного пересчетного блока 6, наThe inverter power circuit (Fig. 3) consists of a preliminary bridge inverter assembled on thyristors 54-57 and diodes of a reverse current bridge, to the output terminals of which the primary winding of an intermediate transformer having a sectioned secondary winding is connected. Each of the three taps of a sectioned secondary winding is connected to the output terminal through pairs of counter-connected thyristors 58-59, 60-61, 62-63 and current sensors 15 and 16, the signals of which are fed to amplifiers 13 and 14, each of which have two (direct and inverse outputs 9, 10 and 11, 12. The thyristors 64 and 65 are the circuit in the power circuit. The device works as follows. I specify 11r1 generator 1 generates a sequence of pulses (Fig.), frequency, for example, 7 3 times more modulated voltage frequency modulation It enters the inputs of the And 39, 41 elements and the first delay element. The signal from the output of the first delay element 2 (Fig. 25) goes to the inputs of the And elements 27, 28, 31, 32, 40, 42 and to the input of the pulse width controller 3 The signal from the output of the regulator 3 (Fig. 2c) is fed to the inputs of the And elements 29, 33 and to the second delay element 4. The signal from the output of the second delay element 4 (Fig. 2t goes to the inputs of the And elements 30, 34 and to the input of the auxiliary - a conversion unit that generates wide pulses at the cell outputs (FIG. ). The signal from the output of the auxiliary scaling unit is fed to the input of the main scaling unit, which generates wide pulses at the cell outputs (Fig. 2e). A feature of the proposed device is that it allows the amplitude-pulse modulated voltage to be formed at the output. for example, three pulses of equal duration. For this purpose, the indicated three groups of logic elements are entered into the correction block. Consider the influence of the correction unit on the operation of the inverter when three pulses of equal duration and zero output voltage levels are formed at each clock interval at the beginning of each half-wave of the output voltage. When the pulses coincide with the element OR 19, the first and second cells of the additional scaling unit 5, and the pulses from the OR 20 element, whose inputs are connected to the second, fourth, sixth, eighth, tenth and twelfth cells of the main scaling unit, are connected to the inputs of the KSETOR , wide pulses appear at the output of AND 26 (Fig. 2), the presence of a wide pulse at the input of AND 27 allows the first I1.1 pulse of the first delay element 2 to pass through the OR 21 element to the inverse OR 22 element, such a state these two ele The coping is saved until the absence of a signal at the output of AND 26 allows the pulse from the first delay element 2 to pass through the AND 28 element to the input of the OR 22 element. Then the output of the OR 22 element will have no signal. The wide pulses from the output of the element OR 22 (FIG. 2h) allow the control pulses to pass from element 3 through the element 29 and then through the element OR 43 to the input of the first trigger 48 of the pre-inverter control unit 47, and the time delay pulses corresponding to these pulses from the second the delay element 4 is also fed through the element 30 and further through the element OR 44 to the inverse of the input elements of the AND 50, 51 of the pre-inverter control unit. The wide pulses from the output of the AND 26 element are logically summed up with the wide pulses from the OR 17 element, providing empty clock intervals, and from the output of the OR 23 element, respectively, are sent to the direct and inverse inputs of the AND 31, 32 elements. allows the first pulse from the first delay element 2 to pass through the OR 24 element to the inverse output of the OR 25 element, this state of these two elements is maintained until the absence of a signal at the output of OR 23 allows the pulse to be transmitted from the first Element. 2 delay through the element AND 32 to the input element OR .25. Then at the output of the element OR 25 there will be no signal. The absence of pulses at the output of the element OR 25 (Fig. 2i) permits the passage of control pulses from the regulator 3 of the pulse duration through the element AND 33 and further through the element OR 45 to the input of the second trigger 49 of the pre-inverter control unit, and the corresponding delay pulses corresponding to these pulses From the second element 4, the delays also go through the element AND 34 and further through the element OR 46 to the inverse inputs of the elements And 52, 53 of the pre-inverter control unit. If the pulses from the OR element 35 coincide, the second and third cells of the additional conversion unit 5 and the pulses from the OR 35 element, whose inputs are connected to the third, fifth, ninth and eleventh cells of the main conversion unit 6, are connected to the inputs of

выходе элемента И 38 по вл ютс широкие импульсы (фиг. 2к), которые разрешают прохождение импульсов управлени с задаюшего генератора 1 через элемент И 39 и далее через элемент ИЛИ 43 на вход первого триггера 48 блока 47 управлени предварительным инвертором, а соответствующие этим импульсам управлени импульсы временной задержки с первого элемента 2 задержки также поступают через элемент И 40,и далее через элемент ИЛИ 44 на инверсные входы элементов И 50, 51 блока 47 управлени предварительным инвертором.the output of the element 38 appears broad pulses (Fig. 2k), which allow the passage of control pulses from the master oscillator 1 through the element 39 and further through the element OR 43 to the input of the first trigger 48 of the control inverter 47 the time delay pulses from the first delay element 2 also go through AND 40, and then through OR 44 to the inverse inputs of AND 50, 51 of the pre-inverter control unit 47.

Широкие импульсы с выхода элемента И 38 логически суммируютс с широкими импульсами с элемента ИЛИ 17, обеспечивающими пустые тактовые интервалы в начале каждой полуволны выходного напр жени , и с выхода элемента ИЛИ 37 поступают на инверсные входы элементов И 41, 42. Отсутствие широких импульсов на выходе элемента ИЛИ 37 разрешает прохождение импульсов управлени с задаквдего генератора 1 через элемент И 41 и далее через элемент ИЛИ 45 на вход второго триггера 49 блока 47 управлени предварительным инвертором, а соответствующие этим импульсам управлени импульсы временной задержки с первого элемента 2 задержки также поступают через элемент И 42 и далее через элемент ИЛИ 46 на инверсные входы элементов И 52, 53 блока 47 управлени предварительным инвертором . .The wide pulses from the output of the AND 38 element are logically summed up with the wide pulses from the OR 17 element, which provide empty clock intervals at the beginning of each half-wave of the output voltage, and from the output of the OR 37 element arrive at the inverse inputs of the AND 41, 42 elements. element OR 37 permits the passage of control pulses from the time of generator 1 through element AND 41 and then through element OR 45 to the input of the second flip-flop 49 of control pre-inverter block 47, and the corresponding pulses The control of the time delay pulses from the first delay element 2 is also transmitted through the AND 42 element and then through the OR 46 element to the inverted inputs of the AND 52, 53 elements of the pre-inverter control unit 47. .

Таким образом на выходе элемента ИЛИ 43 формируютс импульсы управлени (фиг. 2л) коммутирующим тиристором 64 силовой цепи (фиг. 3), а соответствующие им импульсы временных задержек формируютс на выходе элемента ИЛИ 44. На выходе элемента ИЛИ 45 формируютс импульсы управлени (фиг. 2м) коммутирующим тиристором 65 силовой цепи (фиг. 3), аThus, at the output of the OR element 43, control pulses (Fig. 2L) are generated by the switching thyristor 64 of the power circuit (Fig. 3), and the corresponding time delay pulses are formed at the output of the OR element 44. At the output of the OR 45 element, control pulses are formed (Fig. 2m) switching thyristor 65 of the power circuit (Fig. 3), and

соответствующие им импульсы временных задержек формируютс на выходе элемента ИЛИ 46.their corresponding time delay pulses are formed at the output of the element OR 46.

Импульсы дл включени тиристоров 54, 55 (фиг. 3) показаны на фиг 2н , а импульсы дл включени тиристоров 56, 57 (фиг. 3) показаны на фиг 2о .The pulses for turning on the thyristors 54, 55 (fig. 3) are shown in fig 2n, and the pulses for turning on the thyristors 56, 57 (fig. 3) are shown in fig 2o.

На выходе предварительного инвертора формируетс напр жение, показанное на фиг. 2п, а на нагрузке напр жение , показанное на фиг. 2 р .At the output of the pre-inverter, the voltage shown in FIG. 2p, and on the load the voltage shown in fig. 2 p.

Таким образом, предлагаемое устройство имеет перед известньм существенное преимущество, так как обладает расширенными функциональньтми возможност ми. Так, известное устройство позвол ет формировать трехступенчатую кривую. При этом каждый полупериод выходного напр жени разбиваетс на i 6 равных по длительности тактовых интервалов. На каждом тактовом инвтервале Формируетс по Одн ому импул ь су.Thus, the proposed device has a significant advantage over limestone, since it possesses enhanced functional capabilities. Thus, the known device allows the formation of a three-step curve. In this case, each half-period of the output voltage is divided into i 6 equal in duration to the clock intervals. At each clock interval, the Forward is formed by One Impulse.

В предлагаемом устройстве увеличиваетс число формируемых импульсов на каждом тактовом интервале. Это можно характеризовать, как увеличение несущей частоты модул ции. Возрастание несущей частоты модул ции приводит к ослаблению близлежащих высокочастотных гармоник к основной. Если в известном устройстве улучшение гармонического состава формируемых напр жений можно получить увеличением числа ступеней формируемого напр жени , что св зано с введением соответствуюцего числа дополнительных тиристоров в силовой схеме инвертора, дополнительного числа отводов вторичной обмотки трансформатора , то в предлагаемом устройстве это достигаетс за счет только устройства управлени , осуществл разбиение каждой полуволны напр жени формируемого предварительным инвертором на равное по длительности целое число импульсов (фиг. 2п , где Д 3).In the proposed device, the number of generated pulses at each clock interval increases. This can be characterized as an increase in the carrier frequency of the modulation. An increase in the modulation carrier frequency leads to a weakening of nearby high-frequency harmonics to the main one. If, in a known device, an improvement in the harmonic composition of the voltages being formed can be obtained by increasing the number of steps of the voltage being formed, which is associated with the introduction of the corresponding number of additional thyristors in the inverter power circuit, the additional number of taps of the secondary winding of the transformer, in the proposed device this is achieved only by the device control, dividing each half-wave of the voltage generated by the pre-inverter into an equal number of duration pulses (Fig. 2n, where D 3).

I/I I 1 I I 1 I I I I I 1 1 I j I I I ° I I I I I I I I y nnnnnnnnnnnnnnnnn Д n nnfl finnnnnnnnnnnnnnnnnnna У у п n nnnnpnnnnnpnnnnn пп nnnnnnnnnnnnnnnn n n П гI / I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I C

yaftnnnfnnnnnpnnnnnnnnnn nnnnnBnnnnnnnnnnnnnnyaftnnnfnnnnnpnnnnnnnnnn nnnnnBnnnnnnnnnnnnnn

Лf,Lf

I и и II It II II 11 tlI and II It II II 11 tl

пппппврпппппппппППППppppprrpppppppppppp

L I I 1 I I I I I L I I 1 I I I I

V i I 1 III 1V i I 1 III 1

I I « II III I "II II

MM II II II I1MM II II II I1

J09J09

Claims

1. DEVICE FOR CONTROLLING A SINGLE-PHASE THYRISTOR INVERTER, comprising a master oscillator, to the output of which a first delay element, a pulse duration controller and a second delay element, a preliminary inverter control unit, a main conversion unit consisting of twelve conversion cells, main and additional matching elements are connected in series , while the first inputs of the main elements of coincidence are connected to the corresponding outputs of the main conversion unit, their second inputs are connected to the pulse duration controller, the first inputs of the additional matching elements are connected to the outputs of the load current direction sensors, their second inputs are connected to the input of the second delay element, and the third inputs are respectively to the outputs of the second, third, eighth and ninth cells of the main conversion block, correction block, contents OR element, the inputs of which are connected to the outputs of the first and seventh cells of the main conversion block, characterized in that, in order to expand the functionality and improve harmon of the output voltage spectrum with a wide control range, it is equipped with an auxiliary conversion unit, consisting, for example, of three conversion cells, the preliminary inverter control unit is made up of two triggers and four AND elements with direct and inverse inputs, three groups are introduced into the correction unit logic elements, the first group of logical elements contains seven OR elements, one of which is six-input, and the other two-input, and nine two-input elements AND, the second group of logical elements This item contains three OR elements, of which one is four-input, and the other two-input, and five two-input AND elements, the third group contains four two input OR elements, while the auxiliary conversion block is connected between the second delay element and the main counting unit, the second input AND is the first input the first group through the first two-input OR element is connected to the first and second cells of the additional conversion block, and the first input through the six-input OR element is connected to the outputs of even cells of the main conversion of the second block, the output of the AND element is connected to the second direct and inverse inputs of the second and third elements of the first group respectively, the output of the second delay element, the output, is connected to the first inputs of these elements and the first inputs of the fourth, fifth elements of the first group and third, fifth elements of the second group the second and third AND elements of the first group are connected respectively to the second inputs of the third and fourth OR elements, the first input of the third OR element being connected to the inverse output of the fourth OR element, a first input of a fourth OR gate with an inverted output of the third elemenSU 1089755>

that OR, the inverse output of the fourth OR element is connected to the first inputs of the fourth and fifth elements of the first group, the outputs of the pulse duration controller and the second delay element are connected respectively to the second inputs of these elements, the first input of the fifth OR element is connected to the output of the first AND element, and the second the input is connected to the output of the OR element of the correction unit, which is also connected to the first input of the third OR element of the second group, the fifth element OR is connected to the second direct and inverse inputs respectively of the sixth and seventh / elements and, the outputs of these if elements are connected to the second inputs of the sixth and seventh OR elements, respectively, where the first input of the sixth OR element is connected to the inverse output of the seventh OR element, and the first input of the seventh OR element with the inverse output of the sixth OR element, - the inverse output of the seventh OR element is connected to the inverse first and second inputs of the eighth and ninth AND elements, respectively, and the outputs of the regulator are connected to the two remaining inputs of these elements pulses and the second delay element, the first input of the first AND element of the second group through the first OR element is connected to the second and third cells of the auxiliary conversion. block, the second input through the second OR element is connected to the third, fifth, ninth and eleventh cells of the main conversion block, the output of the AND element is connected to the second input of the third OR element and the second inputs of the second and third AND elements, the output of the third OR element is connected to the second inverse inputs the fourth and fifth elements AND, the first inputs of the second and fourth elements AND are connected to the output of the master oscillator, the outputs of the fourth element And the first group and the second element AND the second group through the first element OR of the third group are connected to the input of the first trigger of the pre-inverter control unit, the outputs of the fifth AND element of the first group and the third element AND of the second group through the second OR element of the third group are connected to the second inverse inputs of the two elements AND of the pre-inverter control unit, the first inputs of which are connected to the outputs of the first trigger of this block, the outputs of the eighth element AND of the first group and the fourth element AND of the second group through the third element OR of the third group are connected to the input of the second trigger A unit of the preliminary inverter control unit, the outputs of the ninth AND element of the first group and the fifth element AND of the second group are connected through the fourth OR element of the third group to the second inverse inputs of the AND elements of the preliminary inverter control unit, the first inputs of which are connected to the outputs of the second trigger of this unit.

2. The device pop. 1, characterized in that the auxiliary conversion block is made with an integer number of cells Λ> 3, and the first OR elements of the first and second groups are made with the number of inputs one less than the number of cells of the auxiliary conversion block, and the inputs of the first OR element of the first group are alternately connected to the outputs from the first to the penultimate cells of the auxiliary conversion unit, and the inputs of the first OR element of the second group are alternately connected to the outputs from the second to the last cells of the auxiliary conversion unit.