SU1084805A1

SU1084805A1 - Device for checking input/output blocks

Info

Publication number: SU1084805A1
Application number: SU823478628A
Authority: SU
Inventors: Геннадий Викторович Катаев; Владимир Викторович Клочков; Анатолий Михайлович Слюдиков
Original assignee: Предприятие П/Я Г-4691
Priority date: 1982-07-30
Filing date: 1982-07-30
Publication date: 1984-04-07

Description

блоки управлени , четвертый блок пам ти, четвертый блок сравнени , блок регистров и второй блок усилителей , первьм и второй входы которого соединены соответственно с первым и вторым выходами второго блока управлени , третий выход которого соединен с первьм входом третьего блока управлени , выход которого соединен с первым входом блока регистров, первьш .и второй выходы которого соединены соответственно с третьим и четвертым входами второго блока усилителей , первый выход которого соединен с первым входом второго блока управлени , второй вход которого соединен с первым выходом четвертого блока пам ти, второй выход которого соединен с первым входом четвертого блока сравнени , второй вход которого соединен с первым входом четвертого блока управлени , с вторым входом блока регистров и с вторым выходом второго блока усилителей третий выход которого соединен с вторым входом четвертого блока управлени , третий вход и выход которого соединены соответственно с третьим выходом и входом четвертого блока пам ти, четвертый выход которогосоединен с третьим входом блока регистров , четвертый вход которого соединен с четвертым выходом второго блока усилителей, п тый вход и п тый выход которого соединен соответственно с п тым выходом и третьим входом первого блока усилителей, четвертый выход второго блока управлени соединен с четвертым входом четвертого блока управлени , п тьй вход которого соединен с выходом четвертого блока сравнени , п тый выход четвертого блока пам ти соединен с вторым входом третьего блока упраелени , шестой вход и шестой .выход второго блока усилителей вл ютс соответственно входом и выходом устройства.control blocks, the fourth memory block, the fourth comparison block, the register block and the second amplifier block, the first and second inputs of which are connected respectively to the first and second outputs of the second control unit, the third output of which is connected to the first input of the third control block, the output of which is connected to the first input of the register unit, the first and the second outputs of which are connected respectively to the third and fourth inputs of the second amplifier unit, the first output of which is connected to the first input of the second control unit, second The swarm input is connected to the first output of the fourth memory block, the second output of which is connected to the first input of the fourth comparison block, the second input of which is connected to the first input of the fourth control unit, to the second input of the register block and to the second output of the second amplifier block whose third output is connected the second input of the fourth control unit, the third input and the output of which are connected respectively to the third output and the input of the fourth memory block, the fourth output of which is connected to the third input of the reg The fourth input of which is connected to the fourth output of the second amplifier unit, the fifth input and the fifth output of which is connected respectively to the fifth output and the third input of the first amplifier unit, the fourth output of the second control unit is connected to the fourth input of the fourth control unit, the fifth input which is connected to the output of the fourth comparator unit, the fifth output of the fourth memory unit is connected to the second input of the third control unit, the sixth input and the sixth output of the second amplifier unit are respectively ohm and output device.

2. Устройство по 1, отличающеес тем, что второй блок2. The device according to 1, characterized in that the second unit

управлени содержит элемент ИЛИ-НЕ, первьй и второй триггеры и формирователи импульсов, выходы которых соеcontrol contains the element OR-NOT, the first and second triggers and pulse shapers, the outputs of which are soy

динены с входами элемента ИЛИ-НЕ, входы формирователей импульсов вл ютс первым входом блока, входы первого и второго триггеров вл ютс вторым входом блока, выходы перВС )ГО Т второго триггеров ЯВЛЯК11СЯthe dinenes with the inputs of the element OR-NOT, the inputs of the pulse formers are the first input of the block, the inputs of the first and second triggers are the second input of the block, the outputs of the first trigger of the second trigger AE

первь(м и вторым выходами блока, выход одного из формирователей импульсов вл етс третьим выходом блока, выход элемента ИЛИ-НЕ вл етс четвертым выходом блока.first (m and second block outputs, the output of one of the pulse shapers is the third block output, the output of the OR-NOT element is the fourth block output.

3. Устройство по п, 1, о т л ичающе ее тем, что третий блок управлени содержит третий, четвертый и п тый триггеры, первый, второй, третий и четвертый элементы И-НЕ, первые входы которых соединены с первьм выходом третьего триггера , первый выход четвертого триггера соединен с вторыми входами первого и третьего элементов И-НЕ, второй выход четвертого триггера соединен с вторыми входами второго и четвертого элементов И-НЕ, третьи входы которых соединены с первым выходом п того триггера, второй выход которого соединен с третьими входами первого и третьего элементов И-НЕ выходы первого, второго, третьего и четвертого элементов И-НЕ вл ютс выходом блока, первые входы третьего четвертого и п того триггеров вл ютс первым входом блока, вторые входы третьего, четвертого и п того триггеров вл ютс вторым входом блока.3. The device according to claim 1, wherein it has the third control unit comprising the third, fourth and fifth triggers, the first, second, third and fourth AND-NOT elements, the first inputs of which are connected to the first output of the third trigger, The first output of the fourth trigger is connected to the second inputs of the first and third AND-NOT elements, the second output of the fourth trigger is connected to the second inputs of the second and fourth AND-NOT elements, the third inputs of which are connected to the first output of the fifth trigger, the second output of which is connected to the third inputs P The first and third elements AND-NOT of the first, second, third and fourth elements AND-NOT are the output of the block, the first inputs of the third fourth and fifth triggers are the first input of the block, the second inputs of the third, fourth and fifth triggers are the second block input.

4. Устройство -ПО п. 1, о т л ичающеес тем, что четвертый блок управлени содержит шестой, седьмой и восьмой триггеры, первый, второй, третий и четвертый элементы задержки, второй регистр, элемент ИЛИ, п тый, шестой и седьмой элементы И-НЕ и формирователь импульсов , выход первого элемента задержки соединен с первыми входами п того и шестого элементов И-НЕ, вторые входы которых соединены соответственно с первым и вторым выходами шестого триггера, выходы п того и шестого элементов И-НЕ соединены соответственно с входом второго элемента задержки и с входом третьего элемента задержки, выход которого соединен с п ервым входом шестого триггера и с первым входом седьмого триггера, второй вход которого соединен с первым входом восьмого триггера и с выходом четвертого элемента задержки, вход которого соединен с первым входом элемента ИЛИ и с выходом седьмого элемента И-НЕ, первый второй входы которого соединень4. Device –PO of claim 1, which is based on the fact that the fourth control unit contains the sixth, seventh and eighth triggers, the first, second, third and fourth delay elements, the second register, the OR element, the fifth, sixth and seventh elements I-NOT and pulse shaper, the output of the first delay element is connected to the first inputs of the fifth and sixth elements AND-NOT, the second inputs of which are connected respectively to the first and second outputs of the sixth trigger, the outputs of the fifth and sixth elements AND-NOT are connected respectively to the input the second element draws and with the input of the third delay element, the output of which is connected to the first input of the sixth trigger and the first input of the seventh trigger, the second input of which is connected to the first input of the eighth trigger and the output of the fourth delay element, whose input is connected to the first input of the OR element and the output of the seventh element NAND, the first second inputs of which are connected

соответственно с выходами седьмого и восьмого триггеров, выход второго элемента задержки соединен с вторым входом элемента ИЛИ, первый вход второго регистра вл етс первым входом блока, вход формировател импульсов вл етс вторым входом блока, вход первого элемента задержки и вторые входы первого триггераrespectively, with the outputs of the seventh and eighth flip-flops, the output of the second delay element is connected to the second input of the OR element, the first input of the second register is the first input of the block, the input of the pulse generator is the second input of the block, the input of the first delay element and the second inputs of the first trigger

и второго регистра вл ютс третьим входом блока, второй вход восьмого триггера вл етс четвертым входом блока, третий вход седьмого элемента И-НЕ вл етс п тым входом блока, выходы первого элемента задержки, элемента ИЛИ, формировател импульсов и регистра вл ютс выходом четвертого блока управлени .and the second register is the third input of the block, the second input of the eighth trigger is the fourth input of the block, the third input of the seventh AND-NO element is the fifth input of the block, the outputs of the first delay element, the OR element, the pulse driver and the register are the output of the fourth block management

Изобретение относитс к вычислительной технике и может быть использовано дл профилактического контрол высокоскоростных периферий ных устройств ввода-вывода, удаленных на сравнительно большие рассто ни от устройства контрол . Известно устройство, содержащее блоки задани режимов управлени , имитации режимов, хранени программ проверки, регистрации, сопр жени Однако данное устройство отличаетс малым быстродействием. Наиболее близким по технической сущности и достигаемому результату к изобретению вл атс устройство дл контрол блоков ввода-вывода, содержащее первый блок управлени , первый, второй и третий блоки пам ти , блок ввода, первый, второй и третий блоки сравнени , первый регистр , блок индикации, сче.тчик, первый блок усилителей и блок регис рации, вход которого соединен с пер вым выходом первого блока усилителей , первый вход которого .соединен с первым выходом первого блока пам ти, второй выход которого соединен с первым входом первого блока управ лени , второй вход которого соединен с первьн выходом второго блока пам ти, второй выход которого соеди нен с первым входом третьего блока пам ти, первый выход которого соеди нен с первым входом второго блока сравнени , выход которого соединен третьим входом первого блока управлени , первый выход которого соединен с входом первого блока пам ти, третий выход которого соединен с вторым выходом первого блока усилителей , второй вход и третий выход которого соединены соответственно с вторым выходом и вторым входом третьего блока пам ти, третий выход которого соединен с перВЕлм входом третьего блока сравнени , второй вход которого соединен с четвертым выходом первого блока пам ти, п тый выход которого соединен с третьим ,, входом третьего блока пам ти, четвертый вход которого соединен с первым выходом блока ввода, второй выход которого соединен с первым входом второго блока пам ти, третий выход которого соединен с третьим входом третьего блока сравнени , выход которого соединен с четвертым входом первого блока управлени , п тьш вход которого соединен с шестым выходом блока пам ти, седьмой выход которого соединен с входом счетчика, выход которого соединен с шестным входом первого блока управлени , второй выход которого соединен с входом первого регистра, первый выход которого соединен с п тым входом третьего блока пам ти, второй выход первого регистра соединен с входом блока индикации, седьмой вход первого блока управлени соединен с третьим выходом блока ввода, восьмой вькод первого блока пам ти соединен с вторым входом второго блока пам ти, четвертый выход первого блока усилителей соединен с вторым входом первого блока сравнени 2} .. Устройство обеспечивает возможность контрол низко- и среднескоростных устройств ввода-вывода, однако не может быть использовано дл профилактического контрол высокоскоростньк периферийных устройств ввода-вьшода, Целью изобретени вл етс повышение быстродействи устройства. Поставленна цель достигаетс тем, что в устройство дл контрол , блоков ввода-вьшода, содержащее первый блок управлени , первый, вто рой и третий блоки пам ти, блок вво да, первый, второй, третий блоки сравнени , первьм регистр, блок инд кации, счетчик, первьш блок усилите лей и блок регистрации, вход которо го соединен с первым выходом первого блока усилителей, пёрвьй вход ко торого соединен с первым выходом первого блока пам ти, второй выход которого соединен с первым входом первого блока сравнени , выход кото рого соединен с первым входом первого блока управлени , второй вход которого соединен с первым выходом второго блока пам ти, второй выход которого соединен с первым входом третьего блока пам ти, первый выход которого соединен с первым входом второго блока сравнени , выход которого соединен с третьим входом первого блока управлени , первый вы ход которого соединен с входом первого блока пам ти, третий выход которого соединен с вторым входом BTQ рого блока сравнени , третий вход которого соединен с вторым выход г первого блока усилителей, второй вход и третий выход которого соеди нены соответственно с вторым выходом и вторым входом третьего блока пам ти, третий выход которого соеди нен с первым входом третьего блока сравнени , второй вход которого сое динен с четвертым выходом первого блока пам ти, п тый выход которого соединен с третьим входом третьего блока пам ти, четвертый вход которо го соединен с первым выходом блока ввода, второй выход которого соединен с первым входом второго блока пам ти, третий выход которого соеди ней с третьим входом третьго блока сравнени , выход которого соединен с четверым входом первого блока управлени , п тый вход которого соедй нен с шестымвыходам первого блока пам ти, седьмой выход которого соед нен с входом счетчика, выход которо го соединен с шестым входом первого 54 блока управлени , второй выход которого соединен с входом первого регистра , первый выход которого соединен с п тым входом третьего блока пам ти, второй выход первого регистра соединен с входом блока индикации , седьмой вход первого блока управлени соединен с третьим выходом блока ввода, восьмой выход первого блока пам ти соединен с вторым входом второго блока пам ти, четвертый выход первого блока усилителей соединен с вторым входом первого блока сравнени , введены второй, третий и четвертый блоки управлени , четвертый блок пам ти, четвертый блок сравнени , блок регистров и второй блок усилителей, первый и второй входы которого соединены соответственно с первым и вторым выходаш второго блока управлени , третий выход которого соединен с первым входом третьего блока управлени , выход которого соединен с первым входом блока регистров , первый и второй выходы которого соединены соответственно с третьим и четвертым входами блока усилителей, первьш выход которого соединен с первым входом второго блока управлени , второй вход которого соединен с первым выходом четвертого блока пам ти, второй выход которого соединен с первым входом четвертого блока сравнени , второй вход которого соединен с первым вхоом четвертого блока управлени , с вторым входом блока регистров и с вторым выходом второго блока усилителей, третий выход которого соединен с вторым входом четвертого блока управлени , третий вход и выход которого соединены соответственно с третьим выходом и входом четвертого блока пам ти, четвертьй выход которого соединен с третьим входом блока регистров , четвертый вход которого соединен с четвертым выходом второго блока усилителей, п тый вход и п тый выход которого соединены соответственно с п тым выходом и третьим входом первого блока усилителей , четвертый выход второго блока управлени соединен с четвертым входом четвертого блока управлени , п тый вход которого соединен с выходом четвертого блока сравнени , п тый выход четвертого блока пам ти соединен с вторым входом третьего блока управлени , шестой вход и шес той вьсход второго блока усилителей вл ютс соответственно входом и выходом устройства. Кроме того, второй блок управлени содержит элемент ИПИ-НЕ, первый и второй триггеры и формирователи импульсов, выходы которых соединены с входами элемента ИЛИ-НЕ, входы фо мирователей импульсов вл ютс первым входом блока, входы первого и второго триггеров вл ютс вторым входом блока, выходы первого и втор го триггеров вл ютс первым и вторым выходами блока, выход одного из формирователей импульсов вл етс третьим выходом блока, выход элемен та ИЛИ-НЕ вл етс четвертым выходо блока. При этом третий блок управлени содержит третий, четвертый и п тый триггеры, первьй, второй, третий и четвертый элементы И-НЕ, первые входы которых соединены с первым выходом третьего триггера, первьй выход четвертого триггера соединен с вторыми входами первого и третьего элементов И-НЕ, второй выход чет вертого триггера соединен с вторыми входами второго и четвертого элементов И-НЕ, третьи входы которых соединены с первым выходом п того триггера, второй выход которого сое динен с третьими входами первого и третьего элементов И-НЕ, выходы первого, второго, третьего и четвер того элементов И-НЕ вл ютс выходо блока, первые входы третьего, четве того и п того триггеров вл ютс пе вым входом блока, вторые входы третьего , четвертого и п того триггеро вл ютс вторым входом блока. А четвертый блок управлени соде жит шестой, седьмой и восьмой триггеры , первьй, второй и третий и че вертый элементы задержки, второй ре гистр, элемент ИЛИ, п тый, шестой и седьмой элементы И-НЕ и формирователь импульсов, выход первого элемента задержки соединен с первыми BXOAaNm п того и шестого элементов И-НЕ, вторые входы которых соединены соотйетствеино с первым и вторым выходами шестого триггера, выхода п того и шестого элементов И-НЕ соединены соответственно в входом второго элемента эадержки н с входом третьего элемента задержки , выход которого соединен с первым входом шестого триггера и с первым входом седьмого триггера, второй вход которого соединен с Ггврвым входом восьмого триггера и с выходом четвертого элемента задержки, вход которого соединен с первым входом элемента ИЛИ и с выходом седьмого элемента И-НЕ, первый и второй входы которого соединены соответственно с выходами седьмого и восьмого триггеров, выход второго элемента задержки соединен с вторым входом элемента ИЛИ, первый вход второго регистра вл етс первым входом блока , вход формировател импульсов вл етс вторым входом блока, вход первого элемента задержки и вторые входы первого триггера и второго регистра вл ютс третьим-, входом блока, второй вход восьмого триггера вл етс четвертым входом блока, третий вход седьмого элемента И-НЕ вл етс п тым входом блока, выходы первого элемента задержки, эле---, мента ИЛИ, формировател импульсов и регистра вл ютс выходом четвертого блока управлени . На фиг. 1 приведена структурна схема устройства дл контрол блоков ввода-вывода; на фиг, 2-4 функциональные схемы соответственно второго, третьего и четвертого блоков управлени . Устройство дл контрол блоков ввода-вывода содержит первый блок 1 управлени , первьй 2, второй 3 и третий 4 блоки пам ти, блок 5 ввода, первьй 6, второй 7 и третий 8 блоки сравнени , первый регистр 9, блок 10 индикации, счетчик 11, первьй блок 12 усилителей, блок 13 регистрации, второй 14, третий 15 и четвертый блоки 16 управлени , четвертый блок 17 пам ти, четверть й блок 18 сравнени , блок 19 регистров и второй блок 20 усилителей . Второй блок 14 управлени (фиг.2) содержит элемент ИЛИ-НЕ 21, первый и второй триггеры 22 и 23 к формирователи 24 импульсов. Третий блок 15 управлени ((.3) содержит третий, четвертый н п тый триггеры 25-27, первый, второй, третий и четвертый элементы И-НЕ 2831 . Четвертый блок 16 упрачлени (фиг. 4) содержит шестой, седьмой и восьмой триггеры 32-34, первьм, второй, третий и четвертый элементы 35-38 здержки, второй регистр 39, элемент ИЛИ 40, п тый, шестой и седьмой элементы И-НЕ 41-43, и формирователь 44 импульсов. I Первый блок 1 управлени управл ет считыванием микропрограмм имитации режимов проверки из первого блока 2 пам ти. Первьм блок 2 пам ти хранит микропрограммы имитации режимов проверки. Второй блок 3 пам ти хранит программы испытаний провер емого устройства в виде команд , кажда из которых соответству ет микропрограмме, хран ющейс в пе вом блоке 2 пам ти. Третий блок 4 пам ти хранит массивы вводимой и выводимой информации, эталоны информации . Блок 5 ввода задает адреса прогрмм проверок и осуществл ет запуск работы устройства. Первый блок 6 сравнени контролирует управ л ющие сигналы, вьщаваемые испытуемым устройством, сравнивает их с эталонными, получаемыми из первого блока 3 пам ти. Втрой блок 7 сравне ни контролирует принимаемую от испытуемого устройства информацию путем сравнени ее с эталонной, хра н ющейс в третьем блоке 4 пам ти. Третий блок 8 сравнени обеспечивает контроль информации на четность. Первый регистр 9 обеспечивает фикса цию сбойных ситуаций, а- блок 10 индикации - индикацию сбойных ситуа ций. Счетчик 11 производит отработку интервалов времени между поступлением управл ющих сигналов от испытуемого устройства. Запуск отсчета времени и установка длительности временного интервала задаютс из первого блока 2 пам ти. Первый блок 12 усилителей осущес вл ет сопр жение электрических сигналов блоков 2 и 4 пам ти и блоков 6 и 7 сравнени с вторым блоком 20 ус лителей и блоком 13 регистрации. Блок 13 регистрации регистрирует ре зультаты обмена контрольной информа цией между устройством и провер емы устройством ввода-вывода. Второй блок 14 управлени выраба тывает сигналы управлени третьим и четвертым блоками 15 и 16 управле ни , а также сигналы идентификации данных при обмене данными. Третий блок 15 управлени осуществл ет управление выдачей данных из блока 19 регистров. Четвертый блок 16 управлени управл ет считыванием микропрограмм , хран ющихс в четвертом блоке 17 пам ти. Четвертый блок 17 пам ти хранит микропрограммы и управл ет работой блоков 14 и 15 управлени и блока 19 регистров. Четвертый блок 18 сравнени контролирует данные на четность. Блок 19 регистров осуществл ет прием, хранение , вьщачу и коммутацию данных. Второй блок 20 усилителей осуществл ет сопр жение электрических сигналов блоков 14-19 с блоком 12 усилителей и с провер емым устройством. Устройство дл контрол блоков , ввода-вывода работает следующим обрс13ОМ, Испытуемое высокоскоростное устройство ввода-вывода (УВВ) подключаетс к второму блоку 20 усилителей, который, в свою очередь, подключаетс к первому блоку 12 усилителей. Оператор с помощью блока 5 ввода задает данные, необходимые дл выпол нени проверки; начальньй адрес исполн емой программы во второй блок 3 пам ти, адрес испытуемого УВВ в третий блок 4 пам ти, и запускает первьй блок 1 управлени , который вызывает из первого блока 2 пам ти микропрограмму начального пуска, по которой из второго блока 3 пам ти считываетс первым команда исполн емой программы. Вс последующа работа устройства определ етс программой, записанной во втором блоке 3 пам ти. Код операции каждой команды через первьй блок 1 управлени подаетс в первьй блок 2 пам ти дл считывани соответствующей микропрограммы. Микрооперации первого блока 2 пам ти управл ют работой блоков 1, 3, 4, 6, 7, 8, 11 и 12 устройства. Команды программы проверки готов т информацию дл обмена с испытуемым УВВ записыва операции команд в третий блок 4 пам ти, после чего с ним организуетс обмен с помощью первого и второго блоков 12 и 20 усилителей дл вьшода контрольной информации , ее приема, анализа реакций УВВ и записи информации о реакци х в третий блок 4 пам ти. В процессе приема и записи информации осуществ л етс сравнение принимаемой и эталонной информации во втором блоке 7 сравнени , а также провер етс правильность выработки УВВ управл ющих сигналов с помощью первого блока 6 сравнени , который сравнивает реаль но поступающие сигналы от УВВ и эта лонные (ожидаемые) сигналы из перво го блока 2 пам ти. Дл определени ошибок, прерывающих испытани , используетс счетчик 11, фиксируюЕций случаи отсутстви управл ющих сигна лов от УВВ в течение определённых промежутков времени. Все пересыпки информации контролируютс на четность в третьем блоке 8 сравнени . Обнаруженные при проверке неисправности первым, вторым и третьим блоками 6-8 сравнени и счетчиком 11 через первьш блок 1 управлени фиксируютс в первом регистре 9 и индйцирзтотс на блоке 10 индикации. По каждой из зафиксированных неисправностей осуществл етс останов .работы устройства, t После запуска програм№1 устройства устанавливаетс св зь с УВВ через второй блок 20 усилителей. При этом управл ющие сигналы, вырабатываеь е первым блоком 2 пам ти, через первьй и второй блоки 12 и 20 усилителей поступают на УВВ и на второй блок 14 управлени , а управл ющие сигналы от УВВ через второй блок 20 усилителей поступают также на второй блок 14 управлени , а через первый блок 12 усилителей - на первый блок 6 сравнени . Служебные данные из третьего блока 4 пам ти через первый ,и второй блоки 12 и 20 усилителей, блок 19 регистров и блок 20 усилителей поступают на УВВ а от УВВ служебные данные через второй блок 20 усилителей, блок 19 регистров, блок 20 усилителей и первый блок 12 усилителей поступают на третий блок 4 пам ти и второй блок 7 сравнени , В процессе установлени св зи между устройством и УВВ соответству ющим сигналом управлени от УВВ через второй блок 20 усилителей, через формирователь 44 импульсов четвертого блока 16 управлени запускаетс четвертый блок 17 пам ти с начального адреса, где вырабатывает с соответствзгощий адресу набор мик роопераций (МО), определ ющий работу устройства в данный отрезок вреПоследующие обращени к четвертому блоку 17 пам ти осуществл ютс четвертым блоком 16 управлени , который работает следующим образом. В любом наборе МО по любому адресу в четвертом блоке 17 пам ти вырабатываетс МО, поступающа на первый элемент 35 задержки блока 16 управлени , а с его выхода снова на четвертый блок 17 пам ти дл подготовки следующего адреса и через п тый элемент И-НЕ 41, второй элемент 36 задержки, элемент ИЛИ 40 так же на четвертый блок 17 пам ти дл считьшани следующего набора МО. Если микропрограммой определен переход :на ожидание ответа от УВВ или управ|л ющего сигнала от первого блока 12 усилителей, то соответствующей МО взводитс шестой триггер 32 и сигнал с первого элемента 35 задержки Через п тый И-НЕ 41 не пройдет , а через шестой элемент И-НЕ 42, и третий элемент 37 задержки взведет седьмой триггер 33 и сбросит шестой триггер 32 в начальное состо ние . При поступлении или сн тии управл ющего сигнала от УВВ или от первого блока 12 усилителей на второй блок 14 управлени , на одном из соответствующей пары формирователей 24 импульсов, входы которых объединены и один из которых вл етс формирователем переднего фронта, другой - заднего, вырабатываетс сигнал, который через элемент ИЛИНЕ 21 поступает на второй.вход восьмого триггера 34 четвертого блока 16 управлени и взводит его. При этом, так как триггер 33 взведен, на выходе седьмого элемента И-НЕ 43 вырабатываетс сигнал, поступаюпщй через элемент ИЛИ 40 на четвертый блок 17 пам ти дл считывани еледующего набора МО, а через четвертый элемент 38 задержки на входы седьмого и восьмого триггеров 33 и 34 дл установки их в начальное состо ние. Второй регистр 39 предназначен дл приема, временного хранени и передачи в четвертый блок 17 пам ти адреса микропрограм1« 1 , по которой будет осуществл тьс обмен контрольной информацией между устройством и УВВ. Адрес микропрограммы поступает на первый вход второго регистра 39 из третьего блока 4 пам ти через первый и второй блоки 12 и 20 усилителей, а на вторы входы регистра поступают МО из четвертого блока 17 пам ти дл установки регистра в начальное состо ние и управлени занесением в него адреса микропрограммы.The invention relates to computing and can be used for prophylactic control of high-speed I / O peripherals that are relatively far from the control device. A device is known that contains blocks for setting control modes, simulating modes, storing verification programs, recording programs, interfacing. However, this device is slow. The closest in technical essence and the achieved result to the invention is a device for controlling I / O units, comprising a first control unit, a first, second and third memory blocks, an input unit, first, second and third comparison units, first register, display unit , sc. The first unit of amplifiers and the registration unit, the input of which is connected to the first output of the first amplifier unit, the first input of which. connected to the first output of the first memory block, the second output of which is connected to the first input of the first control unit, the second input of which is connected to the first output of the second memory block, the second output of which is connected to the first input of the third memory block, the first output of which connects with the first input of the second comparison unit, the output of which is connected to the third input of the first control unit, the first output of which is connected to the input of the first memory block, the third output of which is connected to the second output of the first amplifier unit, second The first input and the third output of which are connected respectively to the second output and the second input of the third memory block, the third output of which is connected to the initial input of the third reference block, the second input of which is connected to the fourth output of the first memory block, the fifth output of which is connected to the third, the input of the third memory block, the fourth input of which is connected to the first output of the input block, the second output of which is connected to the first input of the second memory block, the third output of which is connected to the third input of the third comparison unit, output which is connected to the fourth input of the first control unit, the fifth input of which is connected to the sixth output of the memory unit, the seventh output of which is connected to the input of the counter, the output of which is connected to the sixth input of the first control unit, the second output of which is connected to the input of the first register, the first output which is connected to the fifth input of the third memory block, the second output of the first register is connected to the input of the display unit, the seventh input of the first control unit is connected to the third output of the input block, the eighth code of the first block the memory is connected to the second input of the second storage unit, the fourth output of the first amplifier unit is connected to the second input of the first comparison unit 2}. . The device provides the ability to control low and medium-speed I / O devices, but cannot be used to proactively control high-speed I / O peripherals. The aim of the invention is to improve the speed of the device. The goal is achieved by the fact that, in the control device, the input / output blocks containing the first control unit, the first, second and third memory blocks, the input block, the first, second, third comparison blocks, the first register, the indication block, the counter, the first block of amplifiers and the block of registration, whose input is connected to the first output of the first block of amplifiers, the first input of which is connected to the first output of the first memory block, the second output of which is connected to the first input of the first comparison unit, the output of which is connected to first entrance the first control unit, the second input of which is connected to the first output of the second memory unit, the second output of which is connected to the first input of the third memory unit, the first output of which is connected to the first input of the second comparison unit, the output of which is connected to the third input of the first control unit, the first the output of which is connected to the input of the first memory block, the third output of which is connected to the second input BTQ of the left comparison unit, the third input of which is connected to the second output g of the first amplifier block, the second input and the third output to The first is connected respectively to the second output and the second input of the third memory block, the third output of which is connected to the first input of the third comparison block, the second input of which is connected to the fourth output of the first memory block, the fifth output of which is connected to the third input of the third block memory whose fourth input is connected to the first output of the input unit, the second output of which is connected to the first input of the second memory block, the third output of which is connected to the third input of the third comparison unit, the output of which is connected to the fourth The first input of the first control unit, the fifth input of which is connected to the sixth outputs of the first memory block, the seventh output of which is connected to the input of the counter, the output of which is connected to the sixth input of the first 54 control unit, the second output of which is connected to the input of the first register the output of which is connected to the fifth input of the third memory block, the second output of the first register is connected to the input of the display unit, the seventh input of the first control unit is connected to the third output of the input block, the eighth output of the first memory block is connected The second output of the first amplifier block is connected to the second input of the second memory block with the second input of the first comparison block, the second, third and fourth control blocks, the fourth memory block, the fourth comparison block, the register block and the second amplifier block, the first and second inputs are entered which is connected respectively to the first and second outputs of the second control unit, the third output of which is connected to the first input of the third control unit, the output of which is connected to the first input of the register block, the first and second outputs of which They are connected respectively to the third and fourth inputs of the amplifier unit, the first output of which is connected to the first input of the second control unit, the second input of which is connected to the first output of the fourth memory block, the second output of which is connected to the first input of the fourth comparison unit, the second input of which is connected to the first input of the fourth control unit, with the second input of the register unit and with the second output of the second amplifier unit, the third output of which is connected to the second input of the fourth control unit, the third input and The output of which is connected respectively to the third output and the input of the fourth memory block, the fourth output of which is connected to the third input of the register block, the fourth input of which is connected to the fourth output of the second amplifier block, the fifth input and the fifth output of which are connected respectively to the fifth output and the third input of the first amplifier unit, the fourth output of the second control unit is connected to the fourth input of the fourth control unit, the fifth input of which is connected to the output of the fourth comparison unit, the fifth output is even The memory unit is connected to the second input of the third control unit, the sixth input and the sixth input of the second amplifier unit are input and output of the device, respectively. In addition, the second control unit contains an NEF-NE element, the first and second triggers and pulse shapers, the outputs of which are connected to the inputs of the OR-NOT element, the inputs of the pulse former are the first input of the block, the inputs of the first and second triggers are the second input of the block , the outputs of the first and second triggers are the first and second outputs of the block, the output of one of the pulse shapers is the third output of the block, the output of the OR-NOT element is the fourth output of the block. The third control unit contains the third, fourth, and fifth triggers, the first, second, third, and fourth AND – NOT elements, the first inputs of which are connected to the first output of the third trigger, the first output of the fourth trigger, and the second inputs of the first and third elements NOT, the second output of the fourth trigger is connected to the second inputs of the second and fourth elements AND-NOT, the third inputs of which are connected to the first output of the fifth trigger, the second output of which is connected to the third inputs of the first and third elements AND-NOT, outputs the first, second, third, and fourth elements of the NAND are the output of the block, the first inputs of the third, fourth, and fifth triggers are the first input of the block, the second inputs of the third, fourth, and fifth trigger are the second input of the block. And the fourth control unit contains the sixth, seventh and eighth triggers, the first, second and third and fourth delay elements, the second register, the OR element, the fifth, sixth and seventh AND-NES elements and the pulse driver, the output of the first delay element is connected with the first BXOAaNm of the fifth and sixth NAND elements, the second inputs of which are connected according to the first and second outputs of the sixth trigger, the output of the fifth and sixth AND – NOT elements are connected respectively to the input of the second delay element n the stroke of which is connected to the first input of the sixth trigger and to the first input of the seventh trigger, the second input of which is connected to the third input of the eighth trigger and to the output of the fourth delay element, the input of which is connected to the first input of the OR element and the output of the seventh AND NAND element, the first and the second inputs of which are connected respectively to the outputs of the seventh and eighth flip-flops, the output of the second delay element is connected to the second input of the OR element, the first input of the second register is the first input of the block, the input of the impulse former All is the second input of the block, the input of the first delay element and the second inputs of the first trigger and the second register are third; the input of the block; the second input of the eighth trigger is the fourth input of the block; the third input of the seventh AND-NOT element is the fifth input of the block The outputs of the first delay element, EL ---, the element OR, the pulse generator and the register are the output of the fourth control unit. FIG. 1 shows a block diagram of a device for controlling I / O units; Figures 2-4 are functional diagrams of the second, third, and fourth control units, respectively. The device for controlling I / O blocks contains the first control block 1, the first 2, the second 3 and the third 4 memory blocks, the input block 5, the first 6, the second 7 and the third 8 comparison blocks, the first register 9, the display block 10, the counter 11 , the first amplifier unit 12, the registration unit 13, the second 14, the third 15 and the fourth control unit 16, the fourth memory unit 17, the fourth comparison unit 18, the register unit 19 and the second amplifier unit 20. The second control unit 14 (FIG. 2) contains the element OR NOT 21, the first and second triggers 22 and 23 to the formers 24 pulses. Third control unit 15 ((. 3) contains the third, fourth and fifth triggers 25-27, the first, second, third and fourth elements AND-NO 2831. The fourth control unit 16 (FIG. 4) contains the sixth, seventh and eighth triggers 32-34, the first, second, third and fourth elements 35-38 of the rack, the second register 39, the element OR 40, the fifth, sixth and seventh elements AND-NOT 41-43, and the driver 44 pulses. I The first control unit 1 controls the readout of the test mode simulation firmware from the first memory unit 2. The first memory block 2 stores the firmware for simulating test modes. The second memory block 3 stores test programs of the device under test in the form of commands, each of which corresponds to the microprogram stored in the first memory block 2. The third memory block 4 stores arrays of input and output information, standards of information. The input unit 5 sets the addresses of the program checks and triggers the operation of the device. The first comparison unit 6 controls the control signals inputted by the device under test, compares them with the reference signals received from the first memory block 3. The second unit 7, as compared with, controls the information received from the device under test by comparing it with the reference stored in the third memory unit 4. The third comparison block 8 provides parity information control. The first register 9 provides the fixation of faulty situations, and the block 10 of the indication provides an indication of the faulty situations. Counter 11 performs testing of the time intervals between the arrival of control signals from the device under test. The start of the time reference and the setting of the duration of the time interval are set from the first memory block 2. The first amplifier unit 12 is carried out by coupling the electrical signals of the memory units 2 and 4 and the comparison units 6 and 7 with the second amplifier unit 20 and the registration unit 13. The registration unit 13 registers the results of the exchange of control information between the device and the I / O device checked. The second control unit 14 generates control signals of the third and fourth control units 15 and 16, as well as data identification signals during data exchange. The third control unit 15 controls the output of data from the register unit 19. The fourth control unit 16 controls the reading of the firmware stored in the fourth memory block 17. The fourth memory block 17 stores the microprograms and controls the operation of the control blocks 14 and 15 and the register block 19. The fourth compare block 18 controls parity data. Register block 19 receives, stores, drives and switches data. The second amplifier unit 20 couples the electrical signals of the units 14-19 with the amplifier unit 12 and with the device to be tested. The device for controlling the I / O units operates as follows: The Test High Speed I / O device (UHF) under test is connected to the second amplifier unit 20, which, in turn, is connected to the first amplifier unit 12. The operator using the block 5 input sets the data necessary to perform the test; the start address of the executable program in the second memory block 3, the address of the test UVB in the third memory block 4, and starts the first control block 1, which calls from the first memory block 2 to the microprogram of the initial start-up, which reads from the second memory block 3 first command of the program being executed. All subsequent operation of the device is determined by the program recorded in the second memory block 3. The operation code of each command through the first control block 1 is supplied to the first memory block 2 for reading the corresponding firmware. The micro-operations of the first memory block 2 control the operation of the blocks 1, 3, 4, 6, 7, 8, 11 and 12 of the device. Commands of the verification program prepare information for exchange with the test UVB by recording the operation of commands into the third memory block 4, after which the exchange is organized with the help of the first and second blocks 12 and 20 amplifiers for outputting control information, its reception, analyzing the UVB reactions and recording information on reactions to the third memory block 4. In the process of receiving and recording information, the received and reference information is compared in the second comparison unit 7, and the correct generation of control signals by the UVB is also verified using the first comparison block 6, which compares the actual incoming signals from the UVB and the reference (expected a) signals from the first memory block 2. To detect errors that interrupt testing, counter 11 is used, recording the cases of the absence of control signals from the air-blast for a certain period of time. All information overflows are parity controlled in the third comparison block 8. The faults detected by the first, second and third comparison units 6-8 and counter 11 are checked through the first control unit 1 in the first register 9 and on the display unit 10. For each of the detected faults, a stop is performed. operation of the device, t After starting the program No.1 of the device, communication with the air-blast is established through the second block of amplifiers 20. In this case, the control signals generated by the first memory block 2, through the first and second blocks 12 and 20 of the amplifiers, go to the air-blast and to the second control unit 14, and the control signals from the air-blast through the second block 20 of the amplifiers also go to the second block 14 control, and through the first block 12 amplifiers - on the first block 6 comparison. The service data from the third memory block 4 through the first and second amplifier blocks 12 and 20, the register unit 19 and the amplifier unit 20 are transmitted to the air-blast and the service data via the second amplifier unit 20, the register unit 19, the amplifier block 20 and the first block 12 amplifiers arrive at the third memory block 4 and the second comparison block 7. In the process of establishing communication between the device and the air-blast signal by the corresponding control signal from the air-blast through the second amplifier block 20, the fourth block 17 is started through the pulse generator 44 of the fourth control block 16 the memory from the start address, where the set of microoperations (MO) is generated from the address corresponding to the address, which determines the operation of the device in this segment of time. Subsequent calls to the fourth memory block 17 are made by the fourth control block 16, which operates as follows. In any MO set at any address in the fourth memory block 17, the MO is outputted to the first delay element 35 of the control unit 16, and from its output again to the fourth memory block 17 to prepare the next address and through the fifth AND-NE element 41 , the second delay element 36, the OR element 40 is also in the fourth memory block 17 to read the next set of MOs. If the firmware defines a transition: waiting for a response from the UVB or control signal from the first block 12 of amplifiers, the sixth trigger 32 is charged to the corresponding MO and the signal from the first delay element 35 Fifth AND-NOT 41 will not pass, and through the sixth element NAND 42, and the third delay element 37 will set the seventh trigger 33 and reset the sixth trigger 32 to the initial state. Upon receipt or removal of a control signal from the air-blast or from the first block 12 amplifiers to the second control block 14, on one of the corresponding pair of formers 24 pulses, the inputs of which are combined and one of which is a leading edge shaper, the other is the trailing edge which through the element ILINE 21 enters the second. the input of the eighth trigger 34 of the fourth control block 16 and cocks it. In this case, since the trigger 33 is cocked, at the output of the seventh element AND-NO 43 a signal is generated, which is transmitted through the OR element 40 to the fourth memory block 17 for reading the next set of MOs, and through the fourth element 38 to the inputs of the seventh and eighth trigger 33 and 34 to set them to their initial state. The second register 39 is designed to receive, temporarily store and transfer to the fourth memory block 17 the address of microprogram1, which will be used for the exchange of control information between the device and the air-blast. The microprogram address is fed to the first input of the second register 39 from the third memory block 4 through the first and second blocks 12 and 20 of the amplifiers, and the second inputs of the register are received by the MO from the fourth memory block 17 to set the register to the initial state and control its entry firmware addresses.

Таким образом, четвертый блок 17 пам ти отслеживает обмен управл ющими сигналами между устройством и УВВ. Когда блок 17 пам ти определи что на УВВ передаетс код команды, которую УВВ должно вьшолн ть, то этот код заноситс в рег.истр 39 блока 16 управлени . В момент перехода к обмену контрольными данными между устройством и УВВ код команды переноситс из регистра 39 блока 16 управлени в блок 17 пам ти и этот код вл етс начальным адресом соответствующей микропрограммы обмена данными. В этот же момент соответствующей МО из блока 17 пам ти, поступающей на второй вход третьего блока 15 управлени , взводитс третий триггер 25. При этом запрещающий сигнал с второго выхода триггера 25 поступает на первый вход блока 19 регистров, запреща прохождение данных между устройством и УВВ через соответствующие коммутаторы данных блока, а разрешающий сигнал с первого выхода триггера 25 поступает на первые входы первого, второго, третьего и четвертого элементов И-НЕ 28-31, на Bbcibде одного из которых в соответствии с состо нием четвертого и п то- го триггеров 26 и 27 вырабатываетс сигнал, обеспечивающий соответствующую коммутацию данных в блоке 19 регистров . Управление состо нием триггеров 26 и 27 производитс соответствукщими МО из блока 17 пам ти.Thus, the fourth memory block 17 monitors the exchange of control signals between the device and the air-blast. When the memory block 17 determines that the command code that the UVB is to execute is transmitted to the UVB, this code is entered into the registry 39 of the control unit 16. At the moment of transition to the exchange of control data between the device and the UVB, the command code is transferred from the register 39 of the control unit 16 to the memory unit 17, and this code is the starting address of the corresponding data exchange program. At the same time, the third trigger 25 is charged by the corresponding MO from memory block 17 to the second input of the third control block 15. In this case, the inhibit signal from the second output of the trigger 25 is fed to the first input of the block 19 of registers, prohibiting data from passing between the device and the UVB through the corresponding data switches of the block, and the enabling signal from the first output of the trigger 25 is fed to the first inputs of the first, second, third and fourth elements AND-HE 28-31, on Bbc of one of which, in accordance with the state of the fourth and Of this trigger 26 and 27, a signal is generated that ensures the appropriate switching of data in block 19 of registers. The state of the triggers 26 and 27 is controlled by the corresponding MOs from the memory block 17.

ff

При передаче контрольных данных от устройства в УВВ очередное слово данных из блока 4 пам ти записываетс в один из двух регистров блока 19 регистров соответствующим сигналом, поступающим из блока 17 па ти, а с другого регистра осуществл етс выдача в УВВ записанного ранее предыдущего слова данных. За врем передачи очередного слова данных из блока 4 пам ти в блок 19 регистров, каждое предьщущее слово из блока 19When transmitting control data from the device to the UVB, the next data word from the memory block 4 is written into one of the two registers of the register block 19 with a corresponding signal from the memory block 17, and from the other register the previously recorded data word is output to the UVB. During the transfer of the next data word from memory block 4 to register block 19, each previous word from block 19

регистров передаетс в УВВ N раз, так, что общее число переданных слов данных в УВВthe registers are transmitted to the airfarm N times, so that the total number of transmitted data words to the airfreight

Р M-N, где М - количество слов, переданныхP M-N, where M is the number of words transmitted

из блока 4 пам ти; N - отношение быстродействи УВВ к быстродействию блоков 1-13.from memory block 4; N is the ratio of the air-blast speed to the speed of blocks 1-13.

Это отношение N может быть задано программно в блоке 17 пам ти в зависимости от быстродействи УВВ.This ratio N can be set programmatically in memory block 17, depending on the speed of the air-blast.

При считывании из УВВ переданных ранее контрольных данных из каждых N слов в соответствующий регистр блока 19 регистров записываетс одно которое затем передаетс в блок 4 пам ти. Таким образом, за один сеанс св зи с УВВ в блок 4 пам ти поступит М слов данных. Все слова Р передаютс за сеансы св зи с УВВ, причем в каждом сеансе в блок 19 регистров заноситс соответственно каждое первое, второе,.... N-e слово из группы в N слов, что задаетс программой устройства. When reading previously sent control data from each N word, one is written to the corresponding register of register block 19, which is then transferred to memory block 4. Thus, in one session of communication with the air-blast, M 4 data words will be received in memory block 4. All words P are transmitted for communication sessions with the ACB, and in each session in the block 19 of registers each first, second, .... N-e word from the group of N words is entered, respectively, which is set by the device program.

В процессе обмена контрольными данными сигнал идентификации данных от ЗГВВ через первый блок 20 усилителей , соответствукщий формирователь 2 и элемент ИЛИ-НЕ 21 блока 14 управлени запускает блок 17 пам ти, как было показано соответствующими МО I которого производитс управление первым и вторьм триггерами 22 и 23 блока- 14 управлени . При этом ответный сигнал идентификации данных с триггера 23 через второй блок 20 сопр жени поступает на УВВ, а с триггера 22 через блоки 20 и 12 усилителей - на первьй блок 6 сравнени .During the exchange of control data, the data identification signal from the ZGVV through the first block of 20 amplifiers, the corresponding driver 2 and the OR-NOT element 21 of the control block 14 starts the memory block 17, as shown by the corresponding MO I which controls the first and second triggers 22 and 23 14 control units. In this case, the response data identification signal from the trigger 23 through the second block 20 of the conjugation goes to the air-blast, and from the trigger 22 via the blocks 20 and 12 of the amplifiers to the first block 6 of the comparison.

В процессе передачи данных в УВВ в четвертом блоке 18 сравнени производитс контроль данных на четность . В случае ошибки на выходе блока 18 сравнени вырабатьшаетс запрещающий сигнал, поступающий на третий вход седьмого элемента И-. НЕ 43 четвертого блока 16 управлени запреща выработку сигнала запуска четвертого блока 17 пам ти (происхо дит останов работы устройства).In the process of transmitting data to the air-blast in the fourth comparison block 18, parity data is checked. In the event of an error at the output of the comparison unit 18, a prohibiting signal is generated, which arrives at the third input of the seventh And- element. NO 43 of the fourth control block 16 prohibits the generation of a start signal of the fourth memory block 17 (the device stops operating).

После оконча1}и передачи данных соответствующий управл ющий сигнал от УВВ через один из формирователей 24 импульсов второго блока 14 управлени поступает на первый вход третьего триггера 25 третьего блока 15 управлени и устанавливае его в начальное состо ние. При это как бьшо указано, служебные данные между устройством и УВВ передаютс .через блок 19 регистров (через ком мутаторы), мину регистры. При передаче данных между устройством и быстродействующим УВВ существенное значение приобретает врем распространени сигналов по кабелю ме ду ними, которое ограничивает взаимную длину линии св зи. Максимально допустимое врем передачи единицы информации выража етс формулой лаадоо Mart где f Mpikjg максимальна скорость работы УВВ. Распределение этого времени вьфажаетс формулой мЯКАвП ) где tuo. t,. - врем обработки сиг 1 налов идентификации данных в УВВ и устро стве соответственно; t Qg - врем распространени сигналов в кабеле. Обычно 1л|дрПриблизительно равно Учитыt gg всегда меньше t.gg что этот и сделав допущение, t tM.MOKHo записать .. МОмАОП ЗЬ«™и -kois 3 Так как t 2L , Ц(др- длина кабел ; 0 - погонна задержка в кабел 2 - коэффициент, учитьгоающий, что за врем обмена едини цей информации сигнал идеи-. чем в стыке 514 тификации данных распределиетс от устройства в УВВ и обратно, и учитыва (1) и (3), получаем W° ,, Если, например, максимальна скорость работы УБВ равна 800 кбайт/с, а погонна задержка в кабеле 5 нс/м, то из (4) получаем --Г-- х ггто 65 -lO- -SOO-lO (м) Следовательно, при таком быстродействии УВВ рассто ние между ним и устройством (даже при сделанном допущении, что Цд5 ) не должно превьппать 40 м, а реально еще меньше . Невомзожность проводить контроль быстродействующих УВВ на сравнительно больших рассто ни х ограничивает возможность использовани контрольной аппаратуры на объектах. Устройство позвол ет значительно увеличить рассто ние между ним и испытуемым высокоскоростным УВВ. Это достигаетс тем, что блоки 14-20 вьтолнены конструктивно отдельно от блоков 1-13 так, что легко могут при помснци блока 20 подсоедин тьс к испытуемому УВВ в непосредственной близости от него, а подсоединение к блоку 12 может осуществл тьс на значительных рассто ни х, так как обмен в стыке между блоком 20 и блоком 12, как быпо указано, при описании работы устройства производитс iC быстродействием известного устройства , т.е. значительно медленнее. между блоком 20 и УВВ.After the end1} and data transfer, the corresponding control signal from the air-blast through one of the drivers 24 of the pulses of the second control unit 14 is fed to the first input of the third trigger 25 of the third control unit 15 and sets it to the initial state. In this case, as was indicated, the service data between the device and the air-blast device are transmitted through block 19 of registers (via switches), mine registers. When data is transmitted between the device and high-speed air-blast, the time of signal propagation through the cable between them, which limits the mutual length of the communication line, becomes essential. The maximum allowable transmission time of a unit of information is expressed by the formula Laadoo Mart where f Mpikjg is the maximum speed of the air-blast operation. The distribution of this time is expressed by the formula MEAT) where tuo. t ,. - the processing time of the signal identification signal 1 in the air-blast and device, respectively; t Qg is the propagation time of signals in the cable. Usually 1l | dr Approximately equal To uchyg gg is always less than t.gg that this one and having made an assumption, t tM.MOKHo write down .. MOHCNT ™ «™ and -kois 3 Since t 2L, C (dr - cable length; 0 - straight delay in cable 2 is a coefficient that assumes that during the exchange of a unit of information the signal is ideally distributed from the device to the air-blast and back, and, taking into account (1) and (3), we obtain W ° ,, If, for example , the maximum speed of the UBV is 800 kB / s, and the straight-line delay in the cable is 5 ns / m, then from (4) we get –G-- x 65to 65 -lO -SOO-lO (m) Therefore, with such a fast The distance between it and the device (even under the assumption that CD5) should not exceed 40 m, but even less, is not due to the use of air-blast equipment. The ability to control fast-acting air-blast at relatively large distances limits the use of control equipment at the sites. The device allows significantly increase the distance between it and the tested high-speed UVV. This is achieved in that the blocks 14–20 are structurally separate from blocks 1–13 so that they can easily be connected to the tested air-blast unit in close proximity to it, and the connection to block 12 can take place over considerable distances. since the exchange in the junction between block 20 and block 12, as it were, is indicated, when describing the operation of the device, iC is produced by the speed of the known device, i.e. much slower. between block 20 and air-blast.

Фив.1Thebes 1

(о(about

Claims

1. DEVICE FOR MONITORING I / O BLOCKS, comprising a first control unit, first, second and third memory units, an input unit, first, second, third comparison units, a first register, an indication unit, a counter, a first amplifier unit and a recording unit, an input which is connected to the first output of the first amplifier unit, the first input of which is connected to the first output of the first memory unit, the second output of which is connected to the first input of the first comparison unit, the output of which is connected to the first input of the first control unit, the second input of which the second is connected to the first input of the third memory unit, the first output of which is connected to the first input of the second comparison unit, the output of which is connected to the third input of the first control unit, the first output of which is connected to the input of the first memory unit , the third output of which is connected to the second input of the second unit of comparison, the third input of which is connected to the second output of the first unit of amplifiers, the second input and third output of which are connected respectively to the second one and the second input of the third memory unit, the third output of which is connected to the first input of the third comparison unit, the second input of which is connected to the fourth output of the first memory unit, the fifth output of which is connected to the third input of the third memory unit, the fourth input of which is connected to the first output of the input unit the second output of which is connected to the first input of the second memory unit, the third output of which is connected _β to the third input of the third comparison unit SB, the output of which is connected to the fourth input of the first control unit, the first input of which is connected to the sixth output of the first block> memory, the seventh output of which is connected to the input of the counter, the output of which is connected to the sixth input of the first control unit, the second output of which is connected to the input of the first register, the first output of which is connected to the fifth input of the third block memory, the second output of the first register is connected to the input of the display unit ^, the seventh input of the first control unit is connected to the third output of the input unit, the eighth output of the first memory unit is connected to the second input of the second memory unit, four the first output of the first amplifier unit is connected to the second input of the first comparison unit, characterized in that, in order to improve the performance of the device, the second, third and fourth control units, the fourth memory unit, the fourth comparison unit, the register unit and the second are introduced an amplifier block, the first and second inputs of which are connected respectively to the first and second outputs of the second control unit, the third output of which is connected to the first input of the third control unit, the output of which is connected to the first input of the register block , the first and second outputs of which are connected respectively to the third and fourth inputs of the second amplifier unit, the first output of which is connected to the first input of the second control unit, the second input of which is connected to the first output of the fourth memory unit, the second output of which is connected to the first input of the fourth comparison unit the second input of which is connected to the first input of the fourth control unit, with the second input of the register block and with the second output of the second amplifier block, the third output of which is connected to the second input of the four of the control unit, the third input and output of which are connected respectively to the third output and input of the fourth memory block, the fourth output of which is · connected to the third input of the register block, the fourth input of which is connected to the fourth output of the second amplifier block, the fifth input and fifth output of which are connected respectively with the fifth output and the third input of the first amplifier unit, the fourth output of the second control unit is connected to the fourth input of the fourth * control unit, the fifth input of which is connected to the fourth output second comparison unit, the fifth output of the fourth memory block coupled to a second input of the third control unit, the sixth input and the sixth Yield second block amplifiers are respectively the input and output device.

2. The device according to 1, characterized in that the second control unit contains an OR-NOT element, first and second triggers and pulse shapers, the outputs of which are connected to the inputs of the OR-NOT element, the inputs of the pulse shapers are the first input of the block, the inputs of the first and second triggers are the second input of the block, the outputs of the first and second triggers are the first and second outputs of the block, the output of one of the pulse shapers is the third output of the block, the output of the OR element is the fourth output of the block.

3. The device according to claim 1, characterized in that the third control unit comprises third, fourth and fifth triggers, first, second, third and fourth AND-NOT elements, the first inputs of which are connected to the first output the third trigger, the first output of the fourth trigger is connected to the second inputs of the first and third elements of NAND, the second output of the fourth trigger is connected to the second inputs of the second and fourth elements of NAND, the third inputs of which are connected to the first output of the fifth trigger, the second output of which is connected to third inputs first o and third AND-NO elements, the outputs of the first, second, third and fourth AND-NO elements are the output of the first inputs of the third, fourth and fifth flip-flops are first input unit, the second inputs of the third, fourth and fifth flip-flops are the second block input.

I.

4. The device according to claim 1, wherein the fourth control unit comprises sixth, seventh and eighth triggers, first, second, third and fourth delay elements, a second register, an OR element, fifth, sixth and seventh elements And NOT and a pulse shaper, the output of the first delay element is connected to the first inputs of the fifth and sixth AND-NOT elements, the second inputs of which are connected respectively to the first and second outputs of the sixth trigger, the outputs of the fifth and sixth AND-NOT elements are connected respectively to the input of the second delay element and with the input of the third delay element, the output of which is connected to the first input of the sixth trigger and the first input of the seventh trigger, the second input of which is connected to the first input of the eighth trigger and the output of the fourth delay element, whose input is connected to the first input of the OR element and with the output of the seventh AND-NOT element, the first AND second inputs of which are connected respectively to the outputs of the seventh and eighth triggers, the output of the second delay element is connected to the second input of the OR element, the first input of the second register is the first block progress, the input of the pulse former is the second input of the block, the input of the first delay element and the second inputs of the first trigger and the second register are the third input of the block, the second input of the eighth trigger is the fourth input of the block, the third input of the seventh element is NOT the fifth input of the block, outputs the first delay element, the OR element, the pulse shaper and the register are the output of the fourth control unit.