SU1078662A1 - Устройство дл демодул ции двоичных сигналов - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ДЕМОДУЛЯЦИИ ДВОИЧНЫХ СИГНАЛОВ, содержащее расщепитель сигнала на низкочастотные компоненты, выход которого подключен к входу многоотводной линии задержки ,, выходы которой соединены с одними входами сумматоров и с входом блока оценки импульсной реакции канала св зи, выходы которого соединены с первыми входами перемнйжителей , выходы которых подключены к другим входам сумматоров, выходы которых соединены с входами блока геометрического сложени , выход которого подключен к первому входу дискриминатора , при этом выходы регистра сдвига соединены с вторыми входами одних перемножителей, а вторые входы других перемножителей соединены с выходами блока формировани  комбинаций двоичных символов, соответствующий выход которого подключен к первому входу регистра сдвига, отличающеес  тем, что, с целью повышени  быстродействи  устройства , в него введены триггер и распределитель, выходы которого подключены к одним входам блока формировани  комбинаций двоичных символов и к первому входу триггера, второй вход которого соединен с выходом сл дискриминатора, второй вход которого соединен с вторым входом регистра с: сдвига, с тактовым входом распределител  и с тактовым входом блока формировани  комбинаций двоичных символов, другой вход которого соединен с выходом триггера. sj 00 да О) го

Description

Изобретение относитс  к технике радиосв зи и может использоватьс  в системах передачи дискретной информации по каналам св зи с расс.е нием энергии принимаемых сигналов во времени и ро частоте.

Известно устройство дл  демодул ции двоичных сигналов, содержащее расщепитель сигнала на низкочастотfibie компоненты, выход которого соединен с входом линии задержки с N отводами, один из выходов которой соединен со входом блока оценки импульсной реакции канала, выходы которого соединены с вторыми входами первых и вторых перемножителей, вы ,ходы которых соединены с входами соответствующих N сумматоров, сдвигающих регистр, выходы которого соединены с первыми входами соответствующих первых перемножителей, схему геометрического сложени , выход которой через дополнительный сумматорсоединен с входом дискриминатора минимума , N вычитающих устройств, первые входы которых соединены с выхода .ми линии задержки, вторые входы соединены с выходами сумматора, а выходы вычитающих устройств соединены с входами схемы геометрического сложени , реле, ключ и счетчик, вытходы которого соединены с первыми входами соответствующих вторых перемножи т;елей , причем выход дискриминатора минимума соединен с первым входом ключа, .выход которого через реле соединен с входом сдвигающего регистра, а соответствующий выход счетчика соединен с вторым входом ключа t1 .

Однако известное устройство имеет низкое быстродействие.

наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  демодул ции двоичных сигналов, содержащее расщепитель сигнала на низкочастотные компоненты, выхбй которого подключен к входу многоотводной линии задержки, выходы которой соединены с одними входами сумматоров и с входом блока оценки ш тульсной реакции канала св зи,выходы которого соединены с первыми входами перемножителей,выходы которых подключены к другим входам сумма торов,выходы которых соединены с вхо дами блока геометрического сложени  выход которого подключен к первому дискриминатора,при этом выходы регистра сдвига соединены с вторыми входами одних перемножителей, а вторые входы других перемножителей соединены с выходами блока формировани  комбинаций двоичных символов, соответствующий выход которого подключен к первому входу регистра сдвига С2 .

Недостатком указанного устройства  вл етс  низкое быстродействие. Цель изобретени  - повышение быстродействи  устройства.

Поставленна  цель достигаетс  тем, что в устройство дл  демодул ции двоичных сигналов, содержащее расщепитель сигнала на низкочастотные компоненты, выход которого подключен к входу многоотводной линии задержки, выходы которой соединены с одними входами сумматоров и с входом блока оценки импульсной реакции канала св зи, выходы которого соединены с первыми входами перемно5 жителей, выходы которых подключены к другим входам сумматоров, выходы которых соединены с входами блока геометрического сложени , выход которого подключен к первому входу дискри0 минатора, при этом выходы регистра сдвига соединены с втОрыми входами одних перемножителей,а вторые входи других перемножителей соединены с выходами блока формировани  комбинаций

5 двоичных символов,соответствующий выход которого подключен к первому входу регистра сдвига,введены триггер и распределитель, выходы которого подключены к одним входам блока форми0 ровани  комбинаций двоичных символов и к первому входу триггера, второй вход которого соединен с выходом дискриминатора, второй вход которого соединен.с вторым входом регистс ра сдвига, с тактовым входом распределител  и с тактовьом входом блока . формировани  комбинаций двоичных символов, другой вход которого, соединен с выходом триггера.

На чертеже представлена структурна  электрическа  схема предлагаемого устройства.

Устройство дл  демодул ции двоичных сигналов содержит расщепитель 1 сигнала на низкочастотные компоненты , многоотводную линию 2 задержки, блок 3 оценки импульсной реакции канала св зи, суг/1маторы 4, перемножители 5, регистр б сдвига, блок 7 геометрического сложени , дискриминатор 8, триггер 9, блок 10 формировани  комбинаций двоичных сигналов, распределитель 11.

/ Устройство работает следующим

образом.

Сигнал с выхода канала св зи поступает на вход расщепител  1, на выходе которого за счет синхронного детектировани  с взаимно ортогональдыми гетеродинными напр жени ми образуютс  квадратурные компоненты X и У входного сигнала. Эти компоненты поступают на вход многоотводной линии 2 задержки в виде напр жений,

посто нных на тактовом интервале Т и смен емых на границе между соседними интервалами. Таким образом, на прот жении интервала обработки Т с выходов много отводной линии 2 задержки на входы сумматоров 4 в застывшем виде подаютс  N отсчетов компоненты входного сигнала. Далее ввод тс  следующие обозначени : X. - отсчет компоненты сигнала X | на i -м тактовом интервале в К-м отводе многоотводной линии задержки (, 2 ... N , счет отводов ведетс  справа налево ); ( - помеха; е,Х отсчет компоненты реакци канала (, 2 ...Ы, счет -ведетс  в естественной временной последовательности ); а - знак i-и информационной посылки , реакци  канала на которую целиком укладываетс  в многоотводной линии 2 задержки. В блоке 3 оценки импульсной реак ции канала св зи производитс  оценка отсчетов р данной компоненты реакции канала. Эти оценки в форме Г едленно мен ющихс  сигналов поступают с выходов блока 3 на вторые входы перемножителей 5, которые помимо аналоговых {вторых входов, со держат дискретные (первые ) входы-и могут быть выполнены в виде электро ных ключей, подающих отсчеты реакци с выходов блока 3 на входы сумматоров 4 то с положительным, то с отри цательным весом, в зависимости от знака управл ющего напр жени  на их первом входе. Перемножители 5 образуют матрицу, причем /.счет номеров строк С ведетс  снизу вверх, счет номеров столбцов К ведетс  справа налево, в диагонали объедин ют пер .вые входы перемножителей. Ввод  q, k- (номер диагонали , имеем дл  главной диагонали () е) ..С перемещением вправо вверх номер диагонали уменьшаетс  до 1 -N , а с пе ремещением влево вниз - увеличивает с  до N- 1. В зависимости от того, с выходом какого блока (6 или 10 ) соединены первые входы перемножителей 5, они подраздел ютс  на первые ( выше главной диагонали, т.е. дл  q. О ) и вторые перемножители (с{, Первые перемножитёли 5 получают управление от регистра сдвига 6 - это информационные символы bi+a  вл ю щиес  окончательными оценками дл  передаваемых символов с . Ъ. 01 .-2 .. ,-/-N °i in Вторые перемножители 5 получают управление от блока 10 - это информационные символы Ь.}4й,  вл ю14иес  пробными значени ми (псевдооценками дл  (+ц ,Чс,,- + , , ,f,2,...,N-1 , С учетом отрицательного масштаб- ного множител , которыи может быть введен или на выходах блока 3, или в перемножител х.5, или на входах сумматоров 4, на выходах сумматоров (номер К сумматора совпадает с номером отвода многоотводной линии 2 задержки и столбца матрицы; образуютс  сигналы с V1 W- Подставл   (1 ) , получаем с учетом cv K-e N ,.Яех-,;-дЯех) в отсутствие помехи (U О ) и при точной оценке реакции канала св зи () существует комбинаци  1Ь, обраща  все в 0. В блоке 7 геометрического сложени , осуществл ющем сложение квадратов всех , , при этом происходит сложение нулей и на вход дискриминатора 8 поступает минимально возможный , нулевой сигнал. При наличии помехи или при неточной оценке реакции канала нуль на выходе блока 7 невозможен , поэтому в задачу дискриминатора 8 входит не регистраци  нулевого сигнала, а регистраци  минимума среди сигналов, последовательно поступающих на его вход с выхода блока 7. В общем случае этот минимум может иметь место при нарушении равенства bi+a а;4а Если.неравенство # ,наступило дп с 0, т.е. на этапе прин ти  окончательного решени  относительно % , то в устройстве в целом произойдет ошибка. Если же неравенство Ь, , наступа  при (на стадии предварительного решени ), то ошибки не происходит , и равенство может быть восстановлено на следующем (i+l| - м тактовом интервале. I.. При этом возможны следующие варианты: 1) .на границе между (Ч-1) -м и i-м тактовыми интервалами производитс  установка начальных условий в блоке 10, перезапись информационного содержани  (счет ведетс  справа налево) в регистр сдвига 6 и сдвиг информации в нем на один разр д вправо. Эти операции происход т при поступлении тактового импульса. При . этом информаци  последовательно перемещаетс  в блоке 10 и в регистра .сдвига б, которые образуют единый однотактный сдвигающий регистр из (2N -1 )  чеек, на вход которого заведен один из двоичных уровней. 2,) & течение (-го тактового интервала на тактовые входы блока 10

и регистра сдвига 6 не поступает никаких импульсов, но на вторые входы блока 10 с выходов распределител  11 один за другим поступает цепочка 2 N импульсов. При этом каждый нечетный импульс поступает также на второй вход триггера 9, устанавлива  его в состо ние 1 (входЗ), Таким образом, триггер 9 в течение тактового интервала N раз будет установлен в состо ние 1, Блок 10 выдает соответствующий сигнал, в результате чего изменитс  на противоположный управл ющий сигнал Ъ ,-+о на первых входах перемножителей 5, примыкающих к соответствующей t), -и диагонали ( с, /О 1, Это один из шагов перебора (пробой. Если очередна  проба приводит к снижению сигнала на выходе блока 7 геометрического еложенин , то на выходе дискриминатора Б возникает импульс, который поступает на первый вход триггера 9 и восстанавливает его в нулевое состо ние (вxoдR). При этом на второй вход блока 10 с выхода триггера 9 поступает нулевой сигнал, который преп тствует продвижению очередного четного импульса. Таким образом, состо ние в блоке 10, приведшее к снижению сигнала на выходе блока 7, сохраниетс . Если же очередна  проба не приводит к снижению сигнала на выходе блока 7, то дискриминатор 8 не формирует импульс, триггер 9 остаетс  в состо нии 1, и очередной четный импульс поступает в блок 10, возвраща  соответствующий элемент в нем в исходное состо ние, соответствующее начальному условию, задан-ному на первом этапе (сдвиг). Эти также один из шагов перебора (воз врат ), Таким образом, операци  пробы осуществл етс  в элементах б лока 10, а возврат осуществл етс тогда , когда предыдуща  проба не приводит к снижению сигнала на выходе блока 7 . В результате происходит целенаправленный перебор чисел т привод щий к уменьшению отличи  формируемого в матрице ожидаемого сигнала от приход щего канального сигнала , а следовательно к уменьшению отличи  комбинации , } На тактовом интервале происходй-Г подбор наилучишх значений дл  Ън при всех . Однако лишь Ъ (, 01 в качестве оценки а- транслируетс  в регистр сдвига б и больше не подвергаетс  перебору. Прочие , (q, О ) с очередным тактовым импульсом передаютс  в блок 10 в качестве начального услови  и снова подвергаютс  операци м пробы и, по необходимости , возврату. Формально происходит следующее: на (i-N +1) -м тактовом интервале в блоке 10 записываетс  исходное двоичное значение в качестве произвольной оценки Ъ,- дл  а., Перва  проба измен ет значение этой оценки на противоположное, и в зависимости от исхода вычислени  рассто ни  в блоке 7 происходит или не происходит возврат. На (i-Ы +2) -м тактовом интервале полученное значение Ъ перемещаетс  в блок 10 и снова подвергаетс  операции проба - возврат ino необходимости ). Так происходит N раз. На 1-м тактовом интервале производитс  последн   проба и, возможно, возврат, после чего на (i +1J тактовом интервале Ъ оказываетс  в первой  чейке регистра 6 сдвига и больше не измен етс . Одновременно с описанными  влени ми приход каждого тактового импульса приводит к сдвигу значений аналоговых уровней компоненты сигнала в многоотводной линии 2 задержки. Таким образом, если на некотором i-м тактовом интервале достигнуто практически нулевое (минимальное) значение рассто ни , зарегистрированное блоком 7, то с приходом (i +1 ) -го тактового импульса происходит общий сдвиг вправо столбцов матрицы как по выходам многоотводной линии 2 Зс1держки, так и по диагонал м, причем самый правый столбец исчезнет, но по витс  новый, самый левый. Вклад первых (N-11 столбцов и соответственно выходов сумматоров 4 (счита  справа/ в общую геометрическую сумму остаетс  прежним (практически нулевым ) и задача очередного этапа перебора сведетс  к тому, чтобй свести .к минимуму вклад нового,. N-ro столбца . При-малых помехах И точном измерении реакции канала в блоке 3 решение этой задач-и происходит на пер-; вом же шаге проба - возврат в левом нижнем перемножителе (диагональ с . Я/ N -1 . При наличии помех и погрешности оценки первый шаг перебора может привести к фиксированию ложного значени  дл  .(||В блоке 10. Однако прежде, чем это значение продвинетс  вправо до регистра сдвига 6 оно претерпит еще (N-1 )-кратную пробу , постепенно переход  на диагонали с все большим весом и будет фит сироватьс  с все большей достоверностью.

I Следует подчеркнуть, что одним

из существенных отличий предлагаемого устройства от прототипа  вл етс  наличие св зи от дискриминатора 8 к триггеру 9,  вл ющемус  частью схемы укороченного перебора. Эта св зь замыкает кольцо обратной св зи в устройстве и позвол ет достичь цель изобретени  - обеспечить направленный , ускоренный поиск наиболее правдоподобной комбинации информационных симвалов. При этом воспроизводитс 

неполный перебор вариантов комбина .ций. Учитываютс  лишь те комбинации, которые  вл ютс  ближайшими к наиболее правдоподобной. Такой режим нельз  реализовать в прототипе, как бы он ни был построен. Кроме того, устройство по прототипу представл ет собой разомкнутую систему и не может осуществить целенаправленный перебор, а попытки сокращени  числа перебираемых вариантов неизбежно будут приводить к пропуску правильных комбинаций и падению достоверности демодул ции.

Таким образом технико-экономические преимущества предлагаемого устройства перед аналогичными техническими решени ми заключаютс  в повышении быстродействи  устройства демодул ции , что в свою очередь позво лит.при заданном объеме аппаратуры осуществл ть передачу информации с большей скорость-ю или осуществл ть

обработку сигнала в каналах св зи с большим временныгл рассе нием. Кроме того, предлагаемое устройство инвариантно к структуре многолучевого канала, что, в свою очередь, позвол ет использовать дл  св зи более широкий диапазон рабочих частот, В отсутствие помех устройство обеспечивает безошибочный прием (Отсутствует несократима  веро тность ошибки )и обеспечивает минимально возможную задержку сигнала, определ емую интервалом обработки.

Claims (1)

1. (541 УСТРОЙСТВО ДЛЯ ДЕМОДУЛЯЦИИ ДВОИЧНЫХ СИГНАЛОВ, содержащее расщепитель сигнала на низкочастотные компоненты, выход которого подключен к входу многоотводной линии задержки,. выходы которой соединены с одними входами сумматоров и с входом блока оценки импульсной реакции канала связи, выходы которого соединены с первыми входами перемножителей, выходы которых подключены к другим входам сумматоров, выходы которых соединены с входами блока геометрического сложения, выход которого подключен к первому входу дискриминатора, при этом выходы регистра сдвига соединены с вторыми входами одних перемножителей, а вторые входы других перемножителей соединены <? выходами блока формирования комбинаций двоичных символов, соответствующий выход которого подключен к · первому входу регистра сдвига, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены триггер и распределитель, выходы которого подключены к одним входам блока формирования комбинаций двоичных символов и к первому входу триггера, второй вход которого соединен с выходом дискриминатора, второй вход которого соединен с вторым входом регистра сдвига, с тактовым входом распределителя и с тактовым входом блока формирования комбинаций двоичных символов, другой вход которого соединен с выходом триггера.