SU1076873A1 - Адаптивный регул тор - Google Patents

Abstract

АДАПТИВНЫЙ РЕГУЛЯТОР, содержащий первый блок сложени , первый задатчик, соединенный с первым входом первого блока сравнени , первый блок определени  модул , первый и второй масштабные блоки, первый блок умножени , логический блок, блок формировани  выдержки времени, последовательно соединенные вычислительный блок и первый блок пам ти, первый выход которого соединен с первым входом вычислительного блока, последовательно соединенные фильтр, блок дифференцировани , второй блок определени  модул  и амплитудный детектор , к другому входу которого подсоединен выход блока формировани  выдержки времени, выход блока дифференцировани  соединен с первым входом логического блока, отличаю.щ и и с   тем, что, с целью повышени  точности регулировани  и улучшени  качества формируемого переходного процесса, он содержит второй задатчик , третий масштабный блок, второй , третий и четвертый блоки сравнени , второй блок пам ти, таймер, триггер , ключ, второй и третий блоки умножени , второй блок сложени , интегратор , выход которого соединен с первым входом второго блока сложени , к другому входу которого подсоединен выход первого блока умножени  , первый вход которого соединен с выходом фильтра и с первыми входами первого блока сложени , второго блока умножени , второго блока пам ти и первого блока определени  модул , к входу фильтра подключен выход пер вого блока сравнени , выход амплитудного детектора соединен с входом триггера и первым входом первого масштабного блока, к другому входу которого подсоед :нен первый выход Q триггера, второй выход которого сое-9 динен с первым входом таймера, к гому входу которого подсоединен пер- %f/ вый выход второго блока умножени , «в соединенный также с первым входом jtei блока фop мpoвaни  выдержки времени, а к другому входу которого, а также к второму входу вычислител , к перво ;; му входу второго масштабного блока и к входу третьего масштабного блока подсоединен второй выход первого блока пам ти, к второму входу которого и к третьему выходу вычислител  подО соединен первый выход второго блока сравнени ,другой выход которого сое00 динен с вторым в ходом второго масштаб ч1 ного блока, выход которого соединен с первым входом третьего блока сравМ нени , другой вход которого, а также первый вход второго блока сравнени  и четвертый выход вычислител  | соединены с выходом таймера, выход третьего блока сравнени  соединен с первым входом ключа, выг{од которого соединеи с вторым входом второго блока пам ти, третий вход которого соединен с выходом блока дифференцировани , а выходы второго блока пам ти соединены с вторым и третьим входами логического блока, первый

Description

выход которого соединей с третьим входом первого блока пам ти, четвертый вход которого и первый вход третьего блока умножени  соединены с вторым выходом вычислител , к п тому входу которого подсоединен выход первого масштабного блока, второй выход логического блока соединен с вторым входом второго блока умножени , к третьему входу которого подсоединен первый вход вьпислител , а второй выход второго блока умножени  соединен с шестым входом вычислител  и с вторым входом первого блока сложени , выход которого соединен с вторым входом третьего блока умножени , выход которого соединен с входом интегратора,, второй вход первого блока умножени  соединен с первым выходом вычислител , выход третьего маса1табного блока соединен с вторым выходом второго блока сравнени , выход второго задатчика соединен с первым входом четвертого блока сравнени , к другому входу которого подключен выход первого блока опреде- лени  модул , а выход четвертого блока сравнени  соединен с вторым входом адаптивного регул тора, выход которого соединен с выходом второго блока сложени  .

Изобретение относитс  к аналоговым устройствам автоматики и может быть использовано дл  управлени  нестационарными объектами в металлур гической, химической, горнообогатительной , строительной, угольной пролышленности в услови х дрейфа статических и динамических характеристик, вызванного изменением качества перерабатываемого сырь  и состо нием тех нологического оборудовани . Известен адаптивный регул тор, содержащий формирователь управл ющего воздействи , последовательно соединенные элемент сравнени , первый блок определени  модул , первый фильтр, первый дифференциатор, второ блок определени  модул  и амплитудный детектор JНедостатки указанного регул тора - низка  точность и неудовлетвори тельное качество переходного процесса . Наиболее близким к предлагаемому  вл етс  адаптивный регул тор, содержащий первый сумматор, первый ззшатчик, соединенный с первым входом первого блока сравнени , первый блок определени  модул , первый и второй масштабные блоки, первый блок умножени , логический блок, блок фор мировани  выдержки времени, последовательно соединенные вычислитель«ый блок и первый блок пам ти, первый вы ход которого соединен с первым входом вычислительного блока, последевательно соединенные фильтр, блок дифференцировани , второй блок определени  модул  и адаптивный детектор к другому входу которого подсоединен выход блока формировани  выдержки вр времени, выход блока дифференцировани  соединен с первым входом логичес кого блока , 2. К недостаткам известного адаптивного регул тора относ тс  низкие точность и качество регулировани , вызванные нечетом измен ющихс  динамических параметров, длительным временем идентификсщии, а также невысокое качество переходного процесса в св зи с малой помехозащищенностью. Цель изобретени  - повьапение точности регулировани  и улучшение качества формируемого переходного процесса . Поставленна  цель достигаетс  тем, что в адаптивный регул тор, содержащий первый блок сложени , первый задатчик, соединенный с первым входом первого блока сравнени , первый блок определени  модул , первый и . второй масштабные блоки, первый блок умножени , логический блок, блок формировани  выдержки времени, последовательно соединенные вычислительный блок и первый блок пам ти, первый выход которого соединен с первым входом вычислительного блока, последовательно соединенные фильтр, блок дифференцировани , второй блок определени  модул  и амплитудный детектор, к другому входу которого подсоединен выход блока формировани  выдержки времени, выход блока дифференцировани  соединен с первым входом логического блока, дополнительно введены второй задатчик, третий масштабный блок, второй, третий и четвертый блоки сравнени , второй блок пам ти, таймер, .триггер, клю второй и третий блоки умножени , второй блок сложени , интегратор, выход которого соединен с первым входом второго блока сложени , к другому входу которого подсоединен выход первого блока умножени , первый вход которого соединен с выходом фильтра и с первыми входами первого блока сложени , второго блока умножени , второго блока пам ти и первого блока определени  модул к входу фильтра подключен выход первого блока сравнени , выход амплитудного детектора соединен с входом триггера и первым входом первого мас штабного блока, к другому входу которого подсоединен первый выход триг гера, второй выход которого соединен с первым входом таймера, к другому входу которого подсоединен первый выход второго блока умножени , соединенный также с первым входом блока формировани  выдержки времени, к дру гому входу которого, а также к второму входу вычислител , к первому входу второго масштабного блока и к входу третьего масштабного блока под соединен второй выход первого блока пам ти, к второму входу которого и к третьему выходу вычислител  подсоединен первый выход второго блока сравнени , другой выход которого сое динен с вторым входом второго масшта ного блока, выход которого соединен с первым входом третьего блока сравнени , другой вход которого, а также первый вход второго блока сравнени  и четвертый выход вычислител  соединены с выходом таймера, выход третьего блока сравнени  соединен с тервым входом ключа, выход которого соединен с вторым входом вто-; рого блока пам ти, третий вход которого соединен с выходом блока дифференцировани , а выходы второго блока пам ти соединены с вторым и третьим входами логического блока, первый выход которого соединен с . третьим входом первого блока пам ти, четвертый вход которого и первый вхо третьего блока умножени  соединены с вторым выходом вычислител , к п тому входу которого подсоединен выход первого масштабного блока, второй выход логического блока соединен с вторым входом второго блока умножени , к третьему входу которого под соединен первый вход вычислител , а второй выход второго блока умножени  соединен с шестым входом вычислител  и с вторым входом первого блока сложени , выход которого соединен с вхо дом третьего блока умножени , выход которого соединен с входом интегратора , второй вход первого блока умно жени  соединен с первым выходом вычи лител , выход третьего масштабного блока соединен с вторым выходом второго блока Сравнени , выход второго эадатчика.соединен с. первым входом четвертого блока сравнени , к другому входу которого подключен выход пе вого блока определени  модул , а выход четвертого блока сравнени  соединен с вторым входом адаптивного регул тора, выход которого соединен с выходом второго блока сложени . На фиг. 1 представлена функционгшь на  схема адаптивного регул тора на фиг. 2 - гшгоритм, реализующий управление объектом с помо111ью гшаптивного регул тора. Регул тор содержит первый блок 1 сложени , первый задатчик 2, первый блок 3 сравнени , первый блок 4 определени  модул , первый и второй масштабные блоки 5 и 6, первый блок 7 умножени , логический блок 8, блок 9 формировани  выдержки времени,, вычислительный блок 10, первый блок 11 пам ти, фильтр 12, блок 13 дифференцировани  , второй блок 14 определе- . ни  модул , амплитудный детектор 15, второй задатчик 16, третий масштабный блок 17, второй 18, третий 19 и четвертый 20 блоки сравнени , второй блок 21 пам ти, таймер 22, триггер 22, триггер 23, ключ 24, второй 25 и третий 26 блоки умножени , второй блок 27 сложени  и интегратор 28. Регул тор работает следующим образом. Контролируемый сигнал Хр и его заданное значение Z поступают на первый блок 3 сравнени , сигнал на выходе которого защемленный помехой, поступает на вход фильтра 12. Отфильтрованный сигнал Е„ поступает на первый блок 4 определени  модул  и через блок 13 дифференцировани  «а второй блок 14 определени  модул . Сигналы с блоков 12 и 13 записываютс  на второй блок 21 пам ти. Адаптивный регул тор предназначен дл  управлени  нестационарными объектами с переменными статическими и динамическими характеристиками путем формировани  управл ющего воздействи  вида U((t)tKJe(t|cilt U +U . о E(i) (фиг.2) определ етс  по вы-, ражению SEn-i- ziV- l . (2) где п , п-1 - моменты дискретного времени; - посто нные фильтра 12. Фильтр 12 представл ет собой рекурсивный цифровой фильтр первого пор дка и может быть реализован по известном схеме ГзЗ. В непре млвном случае вырежение (2) эквивалентно низкочастотному КС-фильтру. Передаточна  функци  такого фильтра иые&т вид -gfPl . Е(Р)

откуда дифференциальное уравнение фильтра может быть записано как

в дискретном случав, использу  в качестве дифференциала первую раз- 5 HOCTbj получим

T/E-F l-t-E -Е n-W I

откуда

e

n T+-) -n

Введ  обозначени  ,f и -f;i Т2, получим выражение (2),

Коэффициенты К и К - настроечны параметры регул тора, определ емые В:процессе активной идентификации в вы ислителе 10. Активна  идентификаци  заключаетс  в подаче на вход объекта нормированного скачкообразного воздействи  U, определ емого во втором блоке 25 умножени  по сигнала от первого блока 11 пам ти и фильтра 12. Скачкообразное воздействие Uj подаетс  в момент tg, определ еМЕЛИ в логическом блоке 8 из услови  достижени  нулю первой производной ECtfl) величины рассогласовани  (2), путем оценки положени  системы на фазовой плоскости (Е, Е). Процесс индентификации начинаетс  при переходе фазовой траектории через ось Е, при выполнении следующих логических условий (фиг.2), осуществл емых в логическом блоке 8,

1Еп : / EZ/J(3)

Знак ЕП-Т , (4)

Знак Е„ Знак Ё„ , (5)

где /Ег/ - допустимое значение модул  рассогласовани .

При выполнении условий (3). - (5) сигналы с логического блока 8 поступают на управл ющие входы первого блока 11 пам ти и блока 25 умножени  Логический блок блокируетс  до прихода следующего сигнала от блоков 24 и 14. Величина К(п-11 поступает с первого выхода блока 11 пам ти на третий вход блока 25, а сформирован ное в блоке 25 скачкообразное тести рующее воздействие подаетс  на первый блок 1 сложени , на блок 9 формировани  выдержки времени и на таймер 22, отмеча  начальный момент времени tp поиска максимума /Лп/ (фиг.2) модул  скорости изменени  отклонени  Е,,.

Сигнсш с выхода блока 15 поступает на управл ющий вход блока 9 фор мировани  выдержки времени, на другой вход которого с выхода первого блока 11 пам ти подаетс  величина Т, обратно пропорциональнаА предыдущему значению динамического параметра Kx(n-l). С выхода блока 9 с выдержкой времени равной Т,( поступает сигнал на управл ющий вход амплитудно1о детектора 15, на второй вход которого подаетс  текущее значение модул  производной сигнала рассогласовани  /ёп/ от второго блок 14 определени  модул ,

В блоках 1,26,7,28 и 27 по сигналам от блоков 10,11 и 12 формируетс  управл ющее воздействие U (фиг,2 вида

и К(п-1)ЕЧк2(п-) K(n-1|E Jdt, (6)

которое с выхода блока 27 поступает на объект рассогласовани . I В амплитудном детекторе оценива (етс  величина максимального значени  модул  производной /Хп/(фиг.2), котора  поступает на триггер 23 и на первый масштабный блок 5, Сигнал с выхода-триггера 23 подаетс  на таймер 22, фиксиру  момент окончани  поиска максимума , и на второй С управл ющий вход масштабного блока 5. На выходе блока 5 формируетс  величина максимального значени  модул  производной с учетом перехода . объекта на правую ветвь экстремальной характеристики путем умножени  величины значени  /Ё , при котором сработали амплитудный детектор 15 и Tptirrep 23, на посто нный множитель (1+2р), где 2Г величина порога различимости при поиске максимума в амплитудном детекторе 15.

На выходе таймера 22 формируетс  новое значение параметра, которое поступает на вычислитель 10, второй блок 18 сравнени  и третий блок 19 сравнени .

На второй блок 18 сравнени  поступает величина 0,3 T(.n-i; от трет третьего масштабного блока. Если Т(п)СО,3. Т,, (h-1) {фиг. 2), то управление остаетс  прежним и коэффициенты К и К регул тора не пересчитываютс . Если Т(п)0,3 T(n-l), то сигнал с выхода блока 18 поступает на управл ющие входы блока 11 пам ти и вычислител . В вычислителе 10 происходит определение новых значений коэффициентов К2 и К-, (фиг. 2) по сигналам от блоков 11, 22 и 5 по выражени м:

. / ,

,|Г,(п)

к (ш

К )

Г (п1

где и /5 - посто нные коэффициенты, определ емые при первоначальной настройке гщаптивного регул тора;

(п) и К2(п) - новые значени  коэфК

фициентов пропорциональной и интегральной составл ющей ПИ-закона регулировани ;

К(п-1)/Е„/

- величина скачкообразного возмущающего воз-Ю действи.

Новые значени  К

L и Kg и .Т записываютс  в блок 11 пам ти и поступаю на блоки 26, 1, 7 и 27 дл  формировани  управл ющего воздействи  по выражению (1).

Одновременно с этим сигнал с выхода второго блока 18 сравнени  поступает на управл ющий вход блока 6, на второй вход которого подаетс  от блока 11 пам ти старое значение T,(h-l).

В третьем блоке 19 сравнени  сравниваютс  величины Т|(п) от блока 22 и ЗтЛп-1) от блока 6. Если Т(п) зт, (n-l), то сигйал с блока 19 поступает на ключ 24, разреша  проведение новой идентификации. Введение блоков 6,17,18,19;и 24 (повышает помехозащищенность при определении коэффициентов и устран ет выработку ложных управлений адаптивным регул тором, повыша  качество формируемого переходного процесса.

Управление технологическими процессами обогащени  с помоцью предлагаемого адаптивного регул тора повышает достоверность информации, используемой при выработке управл ющих воздействий, что позволит повысить объем производимой товарной продукции на 0,3% при одновременном снижении потерь полезного компонента на 0,4%. Экономический эффект от внедрени  составит 20 тыс.руб. на одну технологическую секцию.

Claims (1)

1. АДАПТИВНЫЙ РЕГУЛЯТОР, содержащий первый блок сложения, первый задатчик, соединенный с первым входом первого блока сравнения, первый блок определения модуля, первый и второй масштабные блоки, первый блок умножения, логический блок, блок формирования выдержки времени, последовательно соединенные вычислительный блок и первый блок памяти, первый выход которого соединен с первым входом вычислительного блока, последовательно соединенные фильтр, блок дифференцирования, второй блок определения модуля и амплитудный детектор, к другому входу которого подсоединен выход блока формирования выдержки времени, выход блока дифференцирования соединен с первым входом логического блока, о тл и ч а ю. - щ и й с я тем, что, с целью повышения точности регулирования и улучшения качества формируемого переходного процесса, он содержит второй задатчик , третий масштабный блок, второй , третий и четвертый блоки сравнения, второй блок памяти, таймер, триггер, ключ, второй и третий блоки умножения, второй блок сложения', интегратор, выход которого соединен с первым входом второго блока сложения, к другому входу которого подсоединен выход первого блока умножения , первый вход которого соединен с выходом фильтра и с первыми входами первого блока сложения, второго блока умножения, второго блока памяти и первого блока определения модуля, к входу фильтра подключен выход перового блока сравнения, выход амплитуд ного детектора соединен с входом триггера и первым входом первого масштабного блока, к другому входу которого подсоед :нен первый выход триггера, второй выход которого сое динен с первым входом таймера, к дру ^ тому входу которого подсоединен пер- ( вый выход второго блока умножения, f соединенный также с первым входом .V блока фор!*шрования выдержки времени, к другому входу которого, а также к В второму входу вычислителя, к первому входу второго масштабного блока и к входу третьего масштабного блока подсоединен второй выход первого бло- ка памяти, к второму входу которого”’ и к третьему выходу вычислителя подсоединен первый выход второго блока сравнения,другой выход которого соединен с вторым входом второго масштабного блока, выход которого соединен с первым входом третьего блока сравнения, другой вход которого, а также первый вход второго блока сравнения и четвертый выход вычислителя соединены с выходом таймера, выход | третьего блока сравнения соединен с первым входом ключа, выход которого соединеИ с вторым входом второго блока памяти, третий вход которого соединен с выходом блока дифференцирования, а выходы второго блока

   1076873 А памяти соединены с вторым и третьим входами логического блока, первый выход которого соединен с третьим входом первого блока памяти, четвертый вход которого и первый вход третьего блока умножения соединены с вторым выходом вычислителя, к пятому входу которого подсоединен выход первого масштабного блока, второй выход логического блока соединен с вторым входом второго блока умножения, к третьему входу которого подсоединен первый вход вычислителя, а второй выход второго блока умножения соединен с шестым входом вычислителя и с вторым входом первого блока сложения, выход которого соединен с вторым входом третьего блока умно жения, выход которого соединен с входом интегратора,, второй вход первого блока умножения соединен с первым выходом вычислителя, выход третьего масштабного блока соединен с вторым выходом второго блока сравнения, выход второго задатчика соединен с первым входом четвертого блока сравнения, к другому входу которого подключен выход первого блока опреде— ления модуля, а выход четвертого блока сравнения соединен с вторым входом адаптивного регулятора, выход которого соединен с выходом второго блока сложения .