SU1070543A1 - Device for selecting extremum number from m-bit binary numbers - Google Patents
Device for selecting extremum number from m-bit binary numbers Download PDFInfo
- Publication number
- SU1070543A1 SU1070543A1 SU823515351A SU3515351A SU1070543A1 SU 1070543 A1 SU1070543 A1 SU 1070543A1 SU 823515351 A SU823515351 A SU 823515351A SU 3515351 A SU3515351 A SU 3515351A SU 1070543 A1 SU1070543 A1 SU 1070543A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- analysis
- bit
- inputs
- module
- bits
- Prior art date
Links
Abstract
УСТРОЙСТВО ДЛЯ ВЫДЕЛЕНИЯ ЭКСТРЕМАЛЬНОГО .ЧИСЛА ИЗ пт-РАЗРЯДНЫХ ДВОИЧНЫХ ЧИСЕЛ, содержащее первый одноразр дный модуль анализа, имеющий п входов и п+1 выходов, т-1 двухразр дных модулей анализа последующих разр дов, имеющих п входов анализа старших разр дов, п входов анализа младших разр дов и п+1 выходов каждый, причем входы старшего (т-1)-го разр да п чисел устройства подключены к соответствующим входам первого одноразр дного модул анализа , выходы которого подключены к соответствующим входам анализа старших разр дов первого двухразр дного модул анализа последующих разр дов, входы м)1адших разр дов которого подключены к соответствующим входам . (т-2)-го разр да п чисел устройства, одноразр дный модуль анализа содержит элемент ИЛИ-НЕ и п элементов ИЛИ, первый вход i-ro элемента ИЛИ, где ,2,.. ., п, соединен с входом старшего разр да i-ro числа и i-м входом элемента ИЛИ-НЕ, а выход - с i-M выходом одноразр дного.модул анализа, (п+1)-й выход которого под- ключен к выходу элемента ИЛИ-НЕ и вторым входам всех элементов ИЛИ, каждый двухразр дный модуль анализа последующих разр дов содержит элемент ИЛИ-НЕ и п групп элементов И, ИЛИ, включающих первый и второй элементы И и элемент ИЛИ, причем в каждой i-й группе элементов выход.первого элемента И соединен с первым входом элемента ИЛИ, выход которого подключен к первому входу второго элемента И, при этом первый вход первого элемента И i-й группы, где i 1,2,..., п, подключен к i-му входу анализа старших разр дов двухразр дного модул анализа последующих разр дов и второму входу второго элемента И i -и группы, второй вход первого элемента И i-й группы подключен к i-му входу младших разр дов первого двухразр дного модул анализа последующих разр дов, а выход - к соответствующему входу элемента ИЛИ-НЕ первого двухразр дного модул анализа последующих разр дов, выход второго « элемента И подключен к i-му выходу первого двухразр дного модул анализа последующих разр дов, (п+1)-и выход которого соединен с выходом элемента ИЛИ-НЕ первого двухразр дного модул анализа последукхдих разр дов иЗ (вторыми входами элементов ИЛИ всех групп элементов И, ИЛИ, . т л и ч а ю щ е е с тем, что, с целью повыше-. .ни быстродействи , в него введены -1 одноразр дных модулей анализа , два элемента НЕ и коглмутатор, где символ х есть цела часть чисСП ла .X, причем одноразр дные модули анализа объединены в нулевую ступень анализа, двухразр дные модули СО анализа последующих разр дов образуют т ступеней анализа по -j- модулей в каждой ступени-анализа , где ,2,...,, . где символ х есть такое наименьшее целое S, что S х, . входы j-го модул нулевой ступени анализа, где j 2, 3,..., Г-у- подключены к одноименным входам (jn-2j«-1) -го разр да п чисел, входа анализа старших разр дов j-ro двухразр дного модул анализа последукндих разр дов первой ступени соединены с сор тветствующими выходами j-ro модул нулеDEVICE FOR ISOLATION OF EXTREME. NUMBER FROM FR-DISCHARGE BINARY NUMBERS, containing the first one-bit analysis module, having n inputs and n + 1 outputs, t-1 two-digit modules for analyzing subsequent bits, having n inputs for analyzing higher bits, n inputs analysis of the lower bits and n + 1 outputs each, and the inputs of the higher (t − 1) -th digit and n numbers of the device are connected to the corresponding inputs of the first one-bit analysis module, the outputs of which are connected to the corresponding inputs of the analysis of the higher two bits discharge module analysis of subsequent bits, the inputs m) of the lower bits of which are connected to the corresponding inputs. (t-2) -th bit n device numbers, a one-bit analysis module contains an OR-NOT element and n OR elements, the first input of the i-element OR, where, 2, ..., n, is connected to the higher-order input Yes, the i-th number and the i-th input of the OR-NOT element, and the output with the iM output of the one-bit single analysis module, (n + 1) -th output of which is connected to the output of the OR-NOT element and the second inputs of all the elements OR, each two-bit module for analyzing subsequent bits contains an OR-NOT element and n groups of AND, OR elements, including the first and second AND elements and the OR element, each the i-th group of elements of the output. the first element AND is connected to the first input of the element OR, the output of which is connected to the first input of the second element AND, the first input of the first element AND the i-th group, where i 1,2, ..., p, connected to the i-th input of the analysis of the high-order bits of the two-bit module for analyzing the subsequent bits and the second input of the second element AND of the i -th group, the second input of the first element of the And -th group is connected to the i-th input of the lower-order bits of the first two-bit This module analyzes the subsequent bits and the output goes to the corresponding input element nta OR-NOT of the first two-bit module of analysis of subsequent bits, the output of the second "element AND is connected to the i-th output of the first two-bit module of analysis of subsequent bits, (n + 1) -and the output of which is connected to the output of the element OR-NOT of the first a two-bit module for analysis of post-discharge bits IZ (the second inputs of the OR elements of all groups of elements AND, OR,. tl and ch yu e with the fact that, with the aim of higher-. Not for speed, -1 single-digit analysis modules are entered into it, two elements NOT and a cohmmutator, where the symbol x is an integral part of the .SP, and one-digit analysis modules are combined into a zero analysis level, two-digit modules for the analysis of subsequent bits form t analysis stages by -j- modules in each analysis stage, where, 2, ... ,,. where the symbol x is the smallest integer S such that S x,. the inputs of the j-th module of the zero analysis stage, where j 2, 3, ..., G-y- are connected to the same-named inputs (jn-2j "-1) -th digit and numbers, the analysis input of the higher-order j-ro the two-bit first step stage analysis module is connected to the sorts of the j-ro module zero
Description
вой ступени, а входы младших разр дЬв - с одноименными входами (m-2j)-ro разр да п чисел, входы анализа старших разр дов и входы младших разр дов 1-го двухразр дного модул анализа последукхцих разр дов k-й ступени анализа, где ,2,..., , ,3,..., S, подключены к соответствующим выходам (1-1)-го и 1-Г0 двухразр дных модулей анализа последующих разр дов (1с-1)-й ступени входы младшего разр да п чисел при нечетном числе разр дов или выходы двухразр днрго модул анализа последующих разр дов р-й ступени анализа при нечетном , ,2,..., S-1, не вошедшие в пару дл подключени к модулю ансшиза (р+1)-ой ступени , подключены к входам младших разр дов двухразр дного модул анализаthe lower level inputs and the inputs of the lower bits are of the same inputs (m-2j) -ro bits and numbers, the inputs for the analysis of the higher bits, and the inputs for the lower bits of the first two-digit module for the analysis of the subsequent bits of the k-th stage of analysis, where, 2, ...,,, 3, ..., S, are connected to the corresponding outputs (1-1) -th and 1-Г0 of two-digit modules for the analysis of subsequent bits (1c-1) -th stage, the inputs of the youngest bit n numbers with an odd number of bits or outputs of a two bit dnar module analyzing the subsequent bits of the pth stage of the analysis with odd,, 2, ..., S-1, not included in the pair for the connection connected to the module of the lower bits of the two-bit analysis module
последующих разр дов (p+q)-n ступени , i-e выходы двухразр дного модул анализа последующих разр дов последней ступени анализа -соединены с i-ми выходными шинами номера экстремального числа устройства и с i-ми управл ющими входа1ми коммутатора, (п - 1 )-е выходы-первого одноразр дного и первого двухразр дного модулей анализа последующих разр дов, через первый и второй элементы-НЕ подключены к выходам соответственно т-го и (т-1) - го разр дов экстремального числа, выходы остсшьных разр дов экстремального числа соединены с соответствующими выходами коммутатора, информационные входил которого подключены к соответствук цим входам остальных разр дов чисел .the subsequent bits of the (p + q) -n stages, ie the outputs of the two-bit analysis module of the subsequent bits of the last stage of analysis, are connected to the i-th output buses of the device’s extreme number and the i-коммут switch control inputs, (n - 1 ) -e outputs-the first one-bit and first two-bit modules for the analysis of subsequent bits, through the first and second elements-are NOT connected to the outputs of the m-th and (t-1) -th bits of the extreme number, the outputs of the extreme bits of the extreme numbers are connected to the corresponding output rows switch having an information input connected to the inputs of the CIM sootvetstvuk remaining bits numbers.
Изобретение относитс к вычислительной технике и св зи и может использоватьс , например, в специализированных устройствах декодировани воичных комбинаций по минимуму их 5 рассто ни от эталонов или по максиуму их коррел ции с эталонами.The invention relates to computing and communications and can be used, for example, in specialized devices for decoding military combinations at a minimum of 5 distances from the standards or at the maximum of their correlation with the standards.
Известно устройство дл сравнени чисел, содержащее п циклических регистров сдвига,- п элементов И, 10 элемент ИЛИ, при этом каждый циклический регистр сдвига пр мым выходом подключен к соответствующему входу элемента ИЛИ, инверсным выходом - к первому входу соответствующего эле- 5 мента И, управл ющим входом - к входу импульсов сдвига, входом установки О - к выходу -соответствующего элемента И, а выход элемента ИЛИ подключен к вторым входам всех элементов И Г1.. . A device for comparing numbers, containing n cyclic shift registers, is known: n elements AND, 10 OR elements, each cyclic shift register being directly connected to the corresponding input of the OR element, inverse output to the first input of the corresponding 5 element, control input - to the input of the shift pulses, the input of the installation O - to the output of the corresponding element AND, and the output of the element OR is connected to the second inputs of all elements AND G1 ...
Недостаток данного устройства , состоит в том, что дл его работы необходимы тактиЕ}ование регистров, запись чисел в регистры и выделение с регистра с экстремальным числом.The disadvantage of this device is that its operation requires register tacting, writing numbers to registers and allocating it from a register with an extreme number.
Наиболее близким по технической сущности к предлагаемому вл етс устройство дл выделени экстремального числа, содержащее m выходных элементов ИЛИ-НЕ и m поразр дных уз- 30 лов переноса, где m - число раэр - : дов в сравниваегых числах, а каждый поразр дный узел переноса состоит из п групп элементов И и ИЛИ, кажда группа элементов i-ro поразр д- 35 нога узла переноса, где ,2,...,n, i 2,3,.., m, состоит из одного элемента 1лПИ,т - i + 1 -го элемента И, а кажда j- группа элементов первого поразр дного узла переноса состоит из одного элемента ИЛИ и (т-1)-го элемента И, причем во всех rpyrtnax элементов всех поразр дных узлов переноса первый вход элемента ИЛИ соединен с выходом выходного элемента ИЛИ-НЕ соответствуккдего разр да , а выход элемента ИЛИ подключен к первым входам элементов И той же группы элементов, выход каждого k-ro элемента И 1-й группы элементов i-r поразр дного узла переноса, где , 3,..,, m-Ci + l) , 1-2,3,..., п, 2,3,. .. ,m-1, соединен с вторым входом (i-«-1)-ro элемента И 1-й группы элементов ()-ro поразр дного узла переноса, а выход первого элемента И каждой j-ой группы элементов i-ro поразр дного узла переноса, где ,2, ...,п, i 1,2 ,..., m, подключены к одному из входов выходного элемента ИЛИ-НЕ соответствующего-разр да и к второму входу элемента ИЛИ j-й группы элементов (i+1)-ro поразр дного узла, второй вход элегданта ИЛИ каждой j-й группы элементов первого поразр дного узла переносов и входы первого выходного элемента ИЛИ-НЕ соединены с шиной первого разр да j-ro сравниваемого числа, вторые входы каждого р-го элемента И j-й группы элементов первого поразр дного узла переноса, где ,2,...,т, ,2,..., п, подключены к шине (р+ +1)-го разр да j-го сравниваемого числа, выходы i-ro элемента И каждой i-й группы элементов первого пораздэ дного узла переноса, где i 2,3,....The closest in technical essence to the present invention is a device for allocating an extremal number, containing m output elements OR-NOT and m bitwise transfer nodes, where m is the number of warp -: dows in comparison numbers, and each bit transfer node consists of n groups of elements AND and OR, each group of elements i-ro is 35 feet of the transfer unit, where, 2, ..., n, i 2,3, .., m, consists of one element 1lPI, t - i + 1 -th element AND, and each j-group of elements of the first bit-sized transfer unit consists of one OR element and (t-1) -th element that AND, and in all rpyrtnax elements of all bitwise transfer nodes, the first input of the element OR is connected to the output of the output element OR NOT NOT corresponds to the other digit, and the output of the element OR is connected to the first inputs of the elements AND of the same group of elements, the output of each k-ro element And the 1st group of elements ir of the bitwise transfer node, where, 3, .. ,, m-Ci + l), 1-2,3, ..., p, 2,3 ,. .., m-1, is connected to the second input (i - “- 1) -ro of the element AND the 1st group of elements () -ro of the bit transfer node, and the output of the first element AND of each j-th group of elements i-ro of the bitwise transfer node, where, 2, ..., n, i 1,2, ..., m, are connected to one of the inputs of the output OR-NOT corresponding to the bit and to the second input of the OR element of the jth group elements (i + 1) -ro of the bit node, the second input of the slegdant OR of each j-th group of elements of the first bit node of the transfers and the inputs of the first output element OR are NOT connected to the first-class bus j-ro the first number, the second inputs of each p-th element And the j-th group of elements of the first bit transfer node, where, 2, ..., t,, 2, ..., n, are connected to the bus (p + +1) -th bit of the j-th compared number, outputs of the i-ro element AND of each i-th group of elements of the first subdivision of the transfer node, where i 2,3, ...
m,j 1-,2,...,n, соединены с вторыми входами элементов и (1-1)-й группы элементов подключен к второму входу элемента ИЛИ j-й группы элементов второго поразр дного узла переноса, второй вход каждого (m-l)-ro элемента И j-й труппы элементов второго поразр дного узла переноса соединен с выходом элемента ИЛИ j-й группы элементов первого поразр дного узла переноса, а выходы элементов И всех Irpynn элементов т-го поразр дного узла переноса служат выходами устройства . В известном устройстве присутствуют одноразр дный и двухразр дный модули анализа п чисел. Одноразр дный модуль анализа образован элементом ИЛИ-НЕ 1 и элементами ИЛИ 4 первого поразр дного узла переноса.m, j 1-, 2, ..., n, are connected to the second inputs of the elements and (1-1) -th group of elements is connected to the second input of the element OR the j-th group of elements of the second bitwise transfer unit, the second input of each ( ml) -ro element AND of the j-th group of elements of the second bit transfer node is connected to the output of the element OR of the j-th group of elements of the first bit transfer node, and the outputs of the elements AND of all Irpynn elements of the t-th bit of the transfer node serve as outputs of the device. In the known device, one-bit and two-bit analysis modules of n numbers are present. The one-bit analysis module is formed by the element OR-NOT 1 and the elements OR 4 of the first bit-by-bit transfer unit.
Двухразр дный модуль анализа образует , например, элемент ИЛИ-НЕ 1 и п групп элементов из последовательно соединенных элемента И 5 первого узла переноса, элемента ИЛИ 4 элемента И 5 второго узла переноса кажда 2. .A two-bit analysis module forms, for example, an OR-NOT 1 element and n groups of elements from an AND 5 element of the first transfer unit connected in series, an OR 4 element of an AND 5 element of the second transfer node, each 2..
Однако известное устройство имеет недостаточное быстродействие, так как выделение экстремального числа осуществл етс последовательным поразр дным анализом чисел, поскольку модули анализа (поразр дные узлы переноса) включены последовательно.However, the known device has insufficient speed, since the selection of the extremal number is carried out by sequential one by one number analysis, since the analysis modules (bit transfer units) are connected in series.
Цель изобретени - повышение быстродействи устройства дл выделени экстремального числа из nm-разр дных двоичных чисел.The purpose of the invention is to increase the speed of the device for extracting an extreme number from nm-bit binary numbers.
Поставленна цель достигаетс тем что в устройство дл выделени экстремального числа из nm-разр дных двоичных чисел, содержащее первый одноразр дный модуль анализа, имеющий п входов и п+1 выходов, т-1 двухразр дных модулей анализа последующих разр дов , имеющих п входов анализа старших разр дов, 11 входов анализа младших разр дов и выходов каждый, причем входы старшего (m-l)-ro разр да п чисел устройства подключены к соответствующим входам первого одноразр дного модул анализа, выходы которого подключены к соответствующим входам анализа старших разр дов первого двухразр дного модул анализа последующих разр дов, входы младших разр дов которого подключены к соответствующим входам (т-2)-го разр да п чисел устройства, одноразр дный модуль анализа содержит элемент ИЛИ-Н и п элементов ИЛИ, первый вход i-ro элемента ИЛИ, где 1 1 ,2 ,. . . ,п, соединен с входом старшего разр да i-ro числа и i-M входом элемента ИЛИ-НЕ, а выход - с 1-м выходом одноразр дного модул анализа, ()-й выход которого подключен к выходу элемента ИЛИ-НЕ и вторым входам всех элементов ИЛИ, The goal is achieved by the fact that in a device for extracting an extremal number from nm-bit binary numbers, containing the first one-bit analysis module having n inputs and n + 1 outputs, t-1 two-digit analysis modules of subsequent bits having n input analysis higher bits, 11 inputs of the lower bits and outputs each, with the higher (ml) -ro bits and device numbers connected to the corresponding inputs of the first one-bit analysis module, the outputs of which are connected to the corresponding analysis inputs and the higher bits of the first two-bit module of analysis of subsequent bits, the inputs of the lower bits of which are connected to the corresponding inputs of the (t-2) -th bit and the device numbers, the single-bit module of the analysis contains the element OR-H and n elements OR, the first the input of the i-ro element OR, where 1 1, 2,. . . , p, is connected to the input of the high bit of the i-ro number and the iM input of the OR-NOT element, and the output is connected to the 1st output of the one-bit analysis module, the () -th output of which is connected to the output of the OR-NOT element and the second inputs all elements OR,
каждый двухразр дный модуль анализа последующих разр дов содержит элемент ИЛИ-НЕ и п групп элементов И, ИЛИ, включающих первый и. второй эле-, менты и и элемент ИЛИ, причем в каждой i-й группе элементов выход первого элемента И соединен с первым входом элемента ИЛИ, выход которого подключен к первому входу второго элемента и, при этом первый вход первого элемента И i-й группы, где ,2, ..., п, подключен к i-му входу анализа старших раэр дов двухразр дного модул анализа последующих разр дов и второму входу второго элемента. И i-й группы, второй вход первого элемента И i-й группы подключен к i-му входу- младших разр дов перво1чэ двухразр дного модул анализа послеЬУКВДИХ разр дов, а выход - к соответствугацему входу элемента ИЛИ-НЕ первого двухразр дного модул анализа последующих разр дов, выход второго элемента И подключен к i-му выходу первого двухразр дно- го модул анализа последующих разр дов , (п+1)-и выход которого соединен с выходом элемента ИЛИ-НЕ первого двухразр дного модул анализа последующих разр дов и вторыми входами элементов ИЛИ всех групп элементов И, ИЛИ, введены J3-J-1 одноразр дных модулей анализа, два элемента НЕ и коммутатор, где символ х} есть цела часть числа х, причем одноразр дные модули анализа двухразр дные модули анализа последующих разр дов образуют 5 1ой„т ступеней анализа по - модулей в каждойEach two-bit module for analyzing subsequent bits contains an OR-NOT element and n groups of AND, OR elements, including the first and. the second element, cops and and the OR element, and in each i-th group of elements the output of the first element AND is connected to the first input of the OR element, the output of which is connected to the first input of the second element and the first input of the first element AND of the i-th group , where, 2, ..., p, is connected to the i-th input of the analysis of the higher rads of the two-bit module for the analysis of subsequent bits and the second input of the second element. And the i-th group, the second input of the first element And the i-th group is connected to the i-th input - the lower-order bits of the first two-bit analysis module of the HULLED digits, and the output - to the corresponding input of the OR-NOT element of the first two-digit analysis module of the subsequent bits, the output of the second element And is connected to the i-th output of the first two-bit of the next module of the analysis of subsequent bits, (n + 1) -and the output of which is connected to the output of the OR-NOT element of the first two-bit module of the analysis of the subsequent bits and second the inputs of the elements OR all groups The elements AND, OR, entered J3-J-1 one-bit analysis modules, two elements NOT and a switch, where the symbol x} is an integral part of the number x, and the one-digit analysis modules two-digit analysis modules of subsequent bits form 5 1 st steps analysis of modules in each
ступени анализа, где ,2,..., logjin, где символ такое наименьшее целое S, что входы j-ro модул нулевой ступени анализа,stages of analysis, where, 2, ..., logjin, where the symbol is the smallest integer S, that the inputs of the j-ro module of the zero stage of analysis,
где ,3,..., Г подключены к одноименным входам (т-2j+l)-го разр да п чисел, входы нализа старших разр дов j-ro двухразр дного модул анализа последующих разр дов первой ступени соединены с соответствующими выходами j-ro модул нулевой ступени, а входы младших разр .чов - с одноменными вxoдa 4и (m-2j)-ro разр да п чисел, входы aHajmsa старших разр дов и входы младших разр дов 1-го двухраэр дного модул анализа последующих разр дов k-й ступени анализа,where, 3, ..., G are connected to the same-named inputs (m-2j + l) -th bit n numbers, the inputs of the higher bits j-ro of the two-bit module for analyzing the subsequent bits of the first stage are connected to the corresponding outputs j- ro is a zero-stage module, and the inputs of lower-order bits are of the same input 4 and (m-2j) -ro of the digit of n numbers, the inputs of aHajmsa of the higher-order bits and the inputs of the lower-order bits of the 1st two-height module of the subsequent bits of the k- second stage of analysis
где ,2,..., ,3,..., S,where, 2, ...,, 3, ..., S,
подключены к соответствующим выходам (I-l)-ro и 1-го двухразр дных модулей анализа последующих разр дов (k-1)-й ступени, входы младшего разр да п чисел при нечетном числе разр дов или выходы двухразр дного мо дул анализа последующих разр дов р-й ступени анализа при нечетном Г -1, ,2,...,S-l, не вошедшие в пару дл подключени к модулю анализа (р--1)-й ступени, подключены к входам младших разр дов двухразр дного модул анализа последующих разр дов (p-t-q)-ft. ступени, i-e выходы двухразр дного модул анализа последующих разр дов последней ступени анализа соединены с i-ми выходными шинами номера экстремального числа устройства и с i-ми управл ющими вхо дами коммутатора, (п+1)-е выходы пер вого одноразр дного и первого двухразр дного модулей анализа последующих разр дов через первый и второй элементы НЕ подключены к выходам соответственно п-го и (m-l)-ro разр дов экстремального числа, выходы остальных разр дов экстремального числа соединены с соответствующими выхо коммутатора, информационные вхо ды которого подключены к соответствующим входам остальных разр дов п чисел . На фиг.1 приведена схема устройст ва дл вьаделени экстремального числ из п 8-разр дных двоичных чисел; на фиг.2 - схема первого.одноразр дного модул анализа} на фиг.З схема первого двухразр дного модул анализа последующих разр дов. Устройство дл выделени э.кстремсшьного числа (фиг.1) содержит одноразр дные модули анализа 1 д , 12.0 Дэ,о.4,о нулевой ступени анализа , двухразр дные модули анализа последующих разр дов 2 ,2 2, 31 первой ступени анализа 2V,2 2 2 2 второй ступени анализа. - третьей ступени анализа, два элемента НЕ 3 и 4, коммутатор 5, информационные входы 6-| , г, n,if устройства, где , l,. .., l, выходы 7 ,... ,7,7 одноразр дного модул анализа, выходы 8., ..., 8,8 двухразр дного модул аналнза последующих разр дов выходы 9,... ,9 экстремального числа устройства, выходы 1о,...,10 номера экстремально го числа устройства. Первый одноразр дный модуль анализа 1 1,0 (фиг.2) содержит элемент ИЛИ-НЕ 11 и п элементов ИЛИ 12. Первый двухразр дный модуль анализа 2 -t,-i (фиг.З) содержит элемент ИЛИ-НЕ 13 и и групп элементов из последовательно соединенных первого элемента-И 14, элемента ИЛИ 15, второго элемента И 16 каждал.в общем случае нулева ступень анализа содержит j модулей 1, где символ CX есть цела часть числа х, двухраз р дные модули анализа 2 распределены по S log2in ступен м анализа, где символ fx есть такое наименьшее целое S, что S / X. Входы нулевого разр да п чисел при нечетном m или выходы модул j-й ступени при нечетном ут- (j 1,2, ... , S-1) , не вошедшие в пару дл подключени к модулю ()-и ступени, подключаютс к младшим входам модул соответствующей старшей ступени. Устройство дл выделени экстремального числа работает-следующим образом . На входы 6 (фиг.1) поступают коды nm-разр дных двоичных чисел в пр мом виде при выделении максимального числа и в инверсном виде при выделении минимального числа (в устройстве на фиг.1 ). Первый одноразр дный модуль 1 о анализа нулевой ступени сравнени анализирует (m-l)-e (старшие ) разр ды чисел, поступающие на входы 6 j ,62,7 г-Г 6 п.т и формирует лргическую 1 (признак экстремально го числа по одному разр ду на выходе 7-,(( 1,2 ,;;., пг, если старший разр д )с-го числа равен 1 или если старшие разр ды п чисел равны б.Аналогичным образом i-й модуль 1 ,-д (,3, -..f -у- нулевой ступени анализа вы вл ет экстремальное число по разр ду m -2 +1. Первый двухразр дный модуль анализа последующих разр дов 2 первой ступени анализа анализирует признаки экстремального числа, поступак дие на его старшие входы с выходов 1,1,,. 7„ модул и (т-2;-е разр ды чисел , поступа;ощие на его младшие входы с входов 6 , б2,б , ,.., 6 , и формирует логическую 1 (признак экстремального числа по двум разр дам J на выходе ,2,... ,п ,если на tt-м старшем и i -м младшем входах присутствует логическа 1 или если на старшем входе присутствует логичес - ка 1 а на всех входах логической О. Аналогичным образом 1-й модуль 2|. (1 2,3,..., п ГтК первой ступени анализа формирует признак экстремального числа по разр дам т-21+1 и т-21. Точно также 1-й модуль 2ij ,j-fi ступени анализа (1 1,2-j , j 2,3,..., S анализирует признаки, поступающие на его старшие входы с выходов (21-1)-го модул , на младще входы - с выходов 21-го модул ()-1)-й ступени анализа и формирует признак экстремального числа по разр дам с. (m-2ji)-ro по fm-2j(i-1) . Входы нулевого разр да при нечетом m или выходы модул j-й ступени ри нечетном Л (,2,..., S-1) стаютс без пары дл подключени к одулю (;--1)-й ступени. В этом слуае они подключаютс к младшим входам модул соответствующей старшей ступени. Модуль 2 последней ступени анализа выдел ет экстремальное число по всем m разр дам п чисел и формирует логическую 1 на соответству ющем выходе Ю, 10 ,. .., 10, номера экстремального числа. Сигналы с этих выходов поступают на управл ющие входы коммутатора 5, который ком мутирует на выходы 9д, 9,..., 95 нулевой, первый, ..., {т-3)-й разр ды экстремального числа, выделенные согласно номеру экстремального числа из указанных разр дов всех чисел, . поступающих на информационные входы коммутатора 5 с соответствуквдих входов 6 . Старший (т-1)-й разр д экстре мального числа выдел етс на выходе 7,. модул 1 дИ через элемент НЕ 3 выдаетс на выход 9т , (т-2)-й разр д экстремального числа выдел ет с на выходе 8n+-i модул 2 -( и через элемент НЕ 4 выдаетс на выход 9 В одноразр дном модуле анализа (фиг.2) ИЛИ-НЕ 11 вы вл ет состо ние старших разр дов чисел, поступа ющих на входы , ,62, t,-1 И формирует на выходе 7 ), (инверсный выход старшего разр да экстремального числа) логическую 1, если старшие разр ды чисел равны О, и логичес кий О, если старший разр д хот бы одного числа равен 1. В результате на выходах 7 ,7 ,..., 7 элементов ИЛИ 12 присутствует логическа 1, если старшие разр ды чисел равны О,в противном случае коды старших чисеТГ с входов 6 через элементы ИЛИ 12 передаютс на выходы 7 без изменений. т.е. модуль 1 формирует признаки экстремсшьного числа по старшему раз р ду. Остальные модули 1 работают аналогично, с тем лишь отличием,что их выход 7р в схеме устройства не используетс , i В двухразр дном модуле анализа 2 (фиг.З) первый элемент И 14 (,2,..,,n) образует конъюнкцию а-, bj, где сигнал на старшем входе 7,-, Ь - сигнал на младшем входе 6g , а элемент ИЛИ-НЕ 13 формирует логическую 1 на выходе 8 (инверсный выход (т-2)-,го разр да экстремального числа), если все конъ юнкции равны логическому О, и логический О, если хот бы одна из конъюнкций равна логической 1. В результате на выходах элементов . ИЛИ 15, 15v ,.. ., 15 присутствует Jibf .гическа 1, если на выходах всех элементов И 14 присутствует логический О, в противном случае сигналы с выходов элементов И 14 проход т на выходы элементов ИЛИ 15 без изменений. Элемент И 16. {1 },2,..,, п) объ сн ет по И сигнал на старшем входе 7; с ВЕЛХодным сигналом элемента ИЛИ 15 и образует на Bbixojqe если а. или логическую , ,j, . . . ,, или и при , т.е. модуль 2. формирует признаки экстремального числа по сигналам на его старших и младших входах. Остальные модули 2 работают аналогично, с тем лишь отличием , что их выход 7 „ц. в схеме устройства не используетс . Повышение быстродействи в предлагаемом устройстве достигаетс сочетанием параиплельного сравнени чисел в каждой ступени с последовательным включением ступеней анализа, при этом используетс одна ступень одноразр дного анализа и S log2m3 ступеней двухразр дного анализа. В одноразр дном модуле анализа (фиг.2) сигнал проходит две ступени задержки , в двухраэр дном модуле анализа (фиг.З) ,- четыре ступени задержки, в результате задержка выделени номера экстремального числа на выходах 10 устройства (фиг.1) равна t(Z+ 4S)r, , где Т - задержка распространени сигнала в одном элементе И, или ИЛИ, или ИЛИ-НЕ. Коммутатор 5 может быть выполнен на элементах И, ИЛИ, при этом элементы И коммутируют разр ды чисел, а элементы ИЛИ объедин ют выходы тех элементов И, которые коммутируют одноименные разр ды чисел. В результате код -экстремального числа формируетс с дополнительной задержкой .2Т. В прототипе в каждом узле переноса сигнал проходит три ступени задержки , поэтому номер экстремального числа выдел етс с задержкой , так как узлы переноса включены последовательно , а код экстремального числа - с задержкой (3m-2)f . Выигрыш в быстродействии предла- гаемого устройства по сравнению с прототипом в случае 8-разр дных чисел равен 1,7 по выделению номера экстремального числа и 1,4 по выделению кода экстремального числа, С ростом количества разр дов существенно растут и выигрыши по быстродействию , причем без дополнительных затрат оборудовани , так как введенные коммутатор, элементы НЕ, т-1 одноразр дные модули сравнени реализуютс на меньшем числе элементов схемы по сравнению с элементами и в прототипе, через которые на следующий узел переноса проход т не участвующие в анализе разр ды чисел. Испытани макетов базового образца , за который прин то устройство С2, и предлагаемого устройства показывают работоспособность и эффективность предлагаемого устройства.connected to the corresponding outputs (Il) -ro and the first two-bit modules for the analysis of subsequent bits (k-1) -th stage, the inputs of the lower bit n numbers with an odd number of bits or outputs of the two-bit module for the analysis of subsequent bits the pth analysis stage with odd G -1, ..., 2, ..., Sl, not included in the pair for connecting to the analysis module (p - 1) -th stage, are connected to the inputs of the lower digits of the two-digit analysis module of the subsequent bits (ptq) -ft. stages, ie, the outputs of the two-bit analysis module of the subsequent bits of the last analysis stage are connected to the i-th output buses of the number of the extreme number of the device and the i-th control inputs of the switch, the (n + 1) -th outputs of the first one-bit and first two-bit modules for analyzing subsequent bits through the first and second elements are NOT connected to the outputs of the n-th and (ml) -ro bits of the extremal number, respectively; the outputs of the remaining bits of the extreme number are connected to the corresponding switch output; ho rows are connected to respective inputs of the remaining bits of the n numbers. Fig. 1 shows a schematic of a device for decoding extremal numbers from n 8-bit binary numbers; FIG. 2 is a diagram of the first single-bit analysis module} in FIG. 3 is a diagram of the first two-bit analysis module of subsequent bits. The device for extracting the extreme number (Fig. 1) contains one-bit analysis modules 1 d, 12.0 De, o.4, on the zero analysis level, two-digit analysis modules of subsequent bits 2, 2 2, 31 of the first analysis stage 2V, 2 2 2 2 second stage of analysis. - the third stage of analysis, two elements NOT 3 and 4, switch 5, information inputs 6- | , r, n, if devices, where, l ,. .., l, outputs 7, ..., 7.7 of the one-bit analysis module, outputs 8., ..., 8.8 of the two-bit module of the subsequent bits of the outputs 9, ..., 9 of the extreme number of the device, outputs 1o, ..., 10 are the numbers of the extreme number of the device. The first one-bit analysis module 1 1.0 (FIG. 2) contains an OR-NOT 11 element and n elements OR 12. The first two-bit analysis module 2 -t, -i (FIG. 3) contains an OR-HE element 13 and and groups of elements from the series-connected first element AND 14, element OR 15, second element AND 16 each. In the general case, the null analysis stage contains j modules 1, where the symbol CX is an integral part of the number x, two-digit analysis modules 2 are distributed over S log2in analysis steps, where the symbol fx is the smallest integer S such that S / X. The inputs of the zero bit and n numbers for odd The nominal m or outputs of the module of the jth stage with odd ut (j 1,2, ..., S-1), not paired to be connected to the module (), and the stage, are connected to the lower inputs of the module of the corresponding upper stage . A device for allocating an extremal number works as follows. The inputs 6 (Fig. 1) receive the codes of nm-bit binary numbers in direct form when the maximum number is selected and in the inverse form when the minimum number is selected (in the device in figure 1). The first one-digit module 1 of the zero-degree analysis of the comparison analyzes (ml) -e (senior) digits of the numbers arriving at the inputs 6 j, 62.7 g-d 6 pt and forms the logical 1 (the sign of an extreme number of one the discharge at the output of 7 -, ((1,2, ;;., ng, if the highest bit of the d) from the th number is 1 or if the highest bits of the n numbers are equal to B. In a similar way, the i-th module 1, -d (, 3, - .. f-of the zero step of analysis reveals an extreme number by bit m -2 +1. The first two-bit analysis module of the subsequent bits 2 of the first step of the analysis analyzes the signs of the maximum number, the entry to its senior inputs from outputs 1,1 ,,., 7 "modulus and (t-2; -e bits of numbers entering; those to its lower inputs from inputs 6, b2, b,, .. , 6, and forms a logical 1 (a sign of an extremal number in two bits J at the output, 2, ..., n, if at the tt-th high and i-th low-end inputs there is a logical 1 or if the high-end input has a logical ka 1 a on all inputs of logical O. Similarly, the 1st module 2 |. (1 2.3, ..., p GtK of the first stage of analysis forms a sign of an extremal number in bits t-21 + 1 and t-21. Similarly, the 1st module 2ij, j-fi stages of analysis (1 1.2 -j, j 2,3, ..., S analyzes the signs arriving at its senior inputs from the outputs (21-1) of the -th module, to the next inputs - from the outputs of the 21st module () -1) -th stage analysis and generates a sign of the extremal number of bits of the p. (m-2ji) -ro of fm-2j (i-1). The inputs of zero discharge with odd m or the outputs of the module of the j-th stage of odd L (, 2 ,. .., S-1) are coupled without a pair to be connected to an oduloe (; - 1) -th stage. In this case, they are connected to the lower inputs of the module of the corresponding highest stage. Module 2 of the last stage of the analysis allocates an extreme number for all m bits and n numbers and forms a logical 1 at the corresponding output 10, 10, ..., 10, the numbers of the extremal number. to the control inputs of the switch 5, which commutes to the outputs 9d, 9, ..., 95 zero, first, ..., (t-3) th digit of the extreme number, allocated according to the number of the extreme number of the specified bits all numbers,. arriving at the information inputs of the switch 5 with the corresponding inputs 6. The highest (t − 1) th digit of the extremal number is allocated at output 7 ,. module 1 dI through the NOT 3 element is output at the output of 9t, the (t-2) th digit of the extremal number allocates from the output 8n + -i module 2 - (and through the NOT 4 output at the 9 V output by the one-bit analysis module ( FIG. 2) OR-HE 11 detects the state of the most significant bits of the numbers arriving at the inputs,, 62, t, -1, and generates output 7), (inverse output of the most significant bit of the extremal number) a logical 1 if the higher bits of the numbers are O, and the logical O, if the highest bit of at least one number is 1. As a result, logical 1 is present at the outputs 7, 7, ..., 7 elements OR 12 if the higher bits of the numbers are equal to 0, otherwise the codes of the higher numbers of the TG from the inputs 6 through the elements OR 12 are transmitted to the outputs 7 without changes. those. module 1 forms the signs of extremism number by the senior time series. The remaining modules 1 work in a similar way, with the only difference that their output 7p in the device circuit is not used, i In the two-bit analysis module 2 (fig.Z), the first element AND 14 (, 2, .., n) forms the conjunction a -, bj, where the signal at the higher input 7, -, b is the signal at the lower input 6g, and the element OR-NOT 13 forms a logical 1 at output 8 (inverse output (t-2) -, the th bit of the extreme number), if all conjunctions are equal to logical O, and logical O, if at least one of the conjunctions is equal to logical 1. As a result, at the outputs of the elements. OR 15, 15v, ..., 15 there is Jibf. Hygiene 1, if the outputs of all elements AND 14 have a logical O, otherwise the signals from the outputs of elements AND 14 are passed to the outputs of elements OR 15 without changes. Element And 16. {1}, 2, .. ,, n) explains the AND signal at the highest input 7; with the WELL signal of the element OR 15 and forms on Bbixojqe if a. or logical, j,. . . ,, or when module 2. forms the signs of the extremal number of the signals at its senior and junior inputs. The remaining modules 2 work similarly, with the only difference that their output is 7 "c. The device circuit is not used. The increase in speed in the proposed device is achieved by combining a paraplelial comparison of numbers in each step with the sequential inclusion of analysis steps, using one step of one-bit analysis and S log2m3 steps of two-bit analysis. In the one-bit analysis module (FIG. 2), the signal passes two delay stages, in a double-gap analysis module (FIG. 3), four delay stages, as a result of which the number of the extremal number on the outputs 10 of the device (figure 1) is selected (figure 1) is t (Z + 4S) r, where T is the signal propagation delay in a single element AND, or OR, or OR-NOT. Switch 5 can be performed on the elements AND, OR, while the elements AND commute the bits of the numbers, and the elements OR combine the outputs of those AND elements that commute the same digits of the numbers. As a result, the code of the extremal number is formed with an additional delay of .2T. In the prototype, in each node of the transfer, the signal passes through three delay stages, therefore the number of the extreme number is allocated with a delay, since the transfer nodes are connected in series, and the code of the extreme number is with a delay (3m-2) f. The gain in the speed of the proposed device in comparison with the prototype in the case of 8-bit numbers is 1.7 in allocating the number of an extremal number and 1.4 in identifying the code of an extremal number. With an increase in the number of bits, the gains in speed at no additional cost to the equipment, since the one-bit comparison modules introduced by the switch, the HE, t-1 elements are implemented on a smaller number of circuit elements as compared to the elements and in the prototype, through which the next transfer node passes non-parted numbers. The tests of the models of the base sample, for which the C2 device is adopted, and the proposed device show the efficiency and effectiveness of the proposed device.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU823515351A SU1070543A1 (en) | 1982-11-29 | 1982-11-29 | Device for selecting extremum number from m-bit binary numbers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU823515351A SU1070543A1 (en) | 1982-11-29 | 1982-11-29 | Device for selecting extremum number from m-bit binary numbers |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1070543A1 true SU1070543A1 (en) | 1984-01-30 |
Family
ID=21037008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU823515351A SU1070543A1 (en) | 1982-11-29 | 1982-11-29 | Device for selecting extremum number from m-bit binary numbers |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1070543A1 (en) |
-
1982
- 1982-11-29 SU SU823515351A patent/SU1070543A1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1. Авторское свидетельство СССР № 729586, кл. G 06 F 7/04, 1979. 2. Авторское свидетельство СССР W 658558, кл. G 06 F 7/02, 1976 (прототип) . * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5122979A (en) | Method and a digital electronic device for the evaluation of an extremum of a set of binary encoded data words | |
| SU1070543A1 (en) | Device for selecting extremum number from m-bit binary numbers | |
| US11475288B2 (en) | Sorting networks using unary processing | |
| SU1128251A1 (en) | Device for comparing binary numbers | |
| SU1432501A1 (en) | Device for comparing numbers | |
| SU1030797A1 (en) | Device for sorting mn-digit numbers | |
| SU1097997A1 (en) | Device for comparing numbers | |
| SU1615702A1 (en) | Device for numbering permutations | |
| SU1129605A1 (en) | Device for sorting numbers | |
| SU1383334A1 (en) | Device for selecting extreme number from n m-bit numbers | |
| SU817705A1 (en) | Multiplying device | |
| SU960800A1 (en) | Device for number sorting | |
| SU943707A1 (en) | Device for sorting numbers | |
| SU1262476A1 (en) | Device for selecting the maximum number | |
| RU2028664C1 (en) | Concurrent data processing device | |
| SU1061132A1 (en) | Device for sorting numbers | |
| SU1108618A1 (en) | Method and device for decoding non-linear code | |
| SU1105896A1 (en) | Modulo 3 pyramidal convolution | |
| SU1683004A1 (en) | Device to analyze fuzzy data | |
| SU911510A1 (en) | Device for determining maximum number | |
| SU1580345A1 (en) | Device for selection of average out of three binary numbers | |
| SU1667049A1 (en) | Device for number comparison | |
| SU1223221A1 (en) | Device for sorting numbers | |
| SU1195346A1 (en) | Device for selecting maximum number | |
| SU1092494A2 (en) | Device for sorting numbers |