SU1061075A2

SU1061075A2 - Electronic system automatic cecking device

Info

Publication number: SU1061075A2
Application number: SU823436542A
Authority: SU
Inventors: Виль Иванович Рыжов; Аркадий Николаевич Мялик; Галина Алексеевна Савинова; Анатолий Иванович Кальнин
Original assignee: Предприятие П/Я А-1178
Priority date: 1982-05-07
Filing date: 1982-05-07
Publication date: 1983-12-15

Abstract

УСТРОЙСТВО АВТОМАТИЧЕСКОГО КОНТЮЛЯ ЭЛЕКТРОННЫХ СИСТЕМ по авт.св. I 980027 отличающеес тем, что, с целью повышени точности самоконтрол в устройство введены первый, второй,третий , четвертый и п тый элементы И, второй коммутатор и распределитель, причем выход и первый вход второго коммутатора соединены соответственно с ВЫХОДОМ и первым входом первого коммутатора, вторые входы первого и второго коммутаторов соединены с соответствующими первьми и вторыми выходами распределител , первый вход которого соединен с выходом источника стимулирующих сигналов , второй вход - с выходом шестого элемента ИЛИ, с вторым входом прерывани ЭВМ и с первым входом, первого элемен та И, контрольный выход расп еделител соединен с вторым входом первого элемента И,третий вход которого соединен с выходом четырнадцатого элемента ИЛИ, выход которого соединен с первыми входами второго, третьего, четвертого и п того элементов И, второй вход второго элемента И соединен с выходам п того элемента ИЛИ, второй вход третьего элемента И соединен с выходом ч ес того элемента ИЛИ, третий вход третьего элемента И соединен с выходом тринадцатого КЛ элемента ИЛИ и с третьим входом п того элемента И. второй вход которого соединен с выходом одиннадцатого элемента ИЛИ и с вторым входом четвертого элемента И, третий вход которого срединен с выходом двенадцатого элемента ИЛИ, выходы второго, ь третьего, четвертого и п того элементов И подк100чены к выходным ши нам устройства.DEVICE AUTOMATIC CONSTRUCTION OF ELECTRONIC SYSTEMS auth.St. I 980027 characterized in that, in order to improve the accuracy of self-control, the first, second, third, fourth and fifth elements AND, the second switch and the distributor are inserted into the device, the output and the first input of the second switch are connected respectively to the OUTPUT and the first input of the first switch, the second inputs of the first and second switches are connected to the corresponding first and second outputs of the distributor, the first input of which is connected to the output of the source of stimulating signals, the second input - to the output of the sixth element OR, the second interrupt input of the computer and with the first input, the first element I, the control output of the distributor is connected to the second input of the first element I, the third input of which is connected to the output of the fourteenth element OR, the output of which is connected to the first inputs of the second, third, fourth and fifth elements AND, the second input of the second element AND is connected to the outputs of the fifth OR element, the second input of the third AND element is connected to the output of the black OR element, the third input of the third AND element is connected to the output of the 13th CL of the OR element with the third input of the fifth element I. whose second input is connected to the output of the eleventh element OR and the second input of the fourth element I, the third input of which is middle with the output of the twelfth element OR, the outputs of the second, third, fourth and fifth elements of And are connected to the output Shi us devices.

Description

Изобретение относитс к контрольно-измерительной технике и может быть использовано в автоматизированных устройствах управлени и контрол электронных систем различного назначени ..The invention relates to instrumentation engineering and can be used in automated control and monitoring devices for various electronic systems.

По основному авт.св. 980027 известно устройство дл автоматического контрол электронных систем содержащее ЭВМ, соединенную черезконтроллер с управл ющим входом первого ксиимутатора, выходы первого коммутаторд соединены с клеммами дл подключени входов объекта контрол входы первого шифратора соединены с выходами первого коммутатора, а выход - с магистральными шинами контроллера , входы второго и третьего шифраторов соединены между собой и с клеммами дл подключени выходов объекта контрол , а выходы соединены соответственно с входами п того и шестого регистров пг№1 ти, входы первого, второго, третьего и четвертого регистров пам ти соединены с магистральньа и и соответствующими адресными шинами контроллера, выходы ,первого и второго регистров пам ти соединены соответственно с первым и вторым входами первого логического элемента эквивалентности, выход третьего регистра пам ти соединен с первыми входами второго и четвертого элементов эквивалентности , выход четвертого регистра пам ти соединен с первыми входами третьего и п того элементов эквивалентности , входы п того и шестого регистров пам ти соединены с выходами второго и третьего шифраторов соответственно , а выход п того регистра пам ти соединен с вторыми входами второго и третьего элементов эквивалентности , выход шестого регистра пам ти соединен с вторьоми входами четвертого и п того элементов эквивалентности , выход п того элемента эквивалентности соединен с входом мла,чшего разр да дешифратора, а выходы четвертого, третьего, второго и первого элементов эквивалентности соответственно с входами последующих разр дов дешифратора, выходы п тиразр дного дешифратора с тридцать первого по двадцать восьмой , с двадцать седьмого по двадцать четвертый, с Двадцать третьего по двадцатый, с дев тнадцатого по шестнадцатый соединены с четырьм входами первого, второго, третьего и четвертого элементов ИЛИ соответственно , выходы дешифратора с первого по четвертый, седьмой, восьмой , с одиннадцатого по четырнадцатый и выходы первого, второго и третьего элементов ИЛИ соединены с входами п того элемента ИЛИ, а его выход соединен с входом прерывани According to the main auth. 980027 a device for automatic control of electronic systems containing a computer, connected via a controller to the control input of the first ximulator, is known, the outputs of the first switchboard are connected to terminals for connecting the inputs of the control object, the inputs of the first encoder are connected to the outputs of the controller, the inputs of the second encoder the third encoder is connected to each other and to the terminals for connecting the outputs of the control object, and the outputs are connected respectively to the inputs of the fifth and sixth p Registers # 1, the inputs of the first, second, third and fourth memory registers are connected to the main and corresponding address buses of the controller, the outputs of the first and second memory registers are connected respectively to the first and second inputs of the first logic element of equivalence, the output of the third register the memory is connected to the first inputs of the second and fourth equivalence elements, the output of the fourth memory register is connected to the first inputs of the third and fifth equivalence elements, the inputs of the fifth and sixth Registers of memory are connected to the outputs of the second and third encoders, respectively, and the output of the fifth memory register is connected to the second inputs of the second and third equivalence elements, the output of the sixth memory register is connected to the second and fourth fourth equivalence elements, the output of the fifth equivalence element connected to the input of the small one, the best bit of the decoder, and the outputs of the fourth, third, second and first equivalence elements, respectively, with the inputs of the subsequent bits of the decoder, the outputs of the from the thirty-first to the twenty-eighth, from the twenty-seventh to the twenty-fourth, from the twenty-third to the twentieth, from the nineteenth to the sixteenth are connected to the four inputs of the first, second, third and fourth elements OR, respectively, the outputs of the decoder from the first to the fourth, seventh , the eighth, from the eleventh to the fourteenth, and the outputs of the first, second and third elements OR are connected to the inputs of the fifth element OR, and its output is connected to the input of the interrupt

ЭВМ, выходы дешифратора нулевой, п тый, шестой,дев тый, дес тый,п тнадцатый соединены с входами шестого элемента ИЛИ, выходы дешифратора с первого по п тнадцатый и выходы второго , третьего и четвертого элементвв ИЛИ соединены с входами седьмого элемента ИЛИ, выходы дешифратора с первого по третий, седьмой, одиннадцатый соединены с входами восьмого элемента ИЛИ, выходы дешифратора четвертый, восьмЬй, с двенадцатого по четырнадцатый соединены с входами дев того элемента ИЛИ, выходы дешифратора первый, четвертый, п тый и выход третьего элемента ИЛИ соединенены с входами дес того элемента ИЛИ выходы дешифратора нулевой,шестой дев тый, п тнадцатый соединены с входами одиннадцатого элемента ИЛИ, выходы дешифратора второй, восьмой, дес тый и выход второго элемента ИЛИ соединены с входами двенадцатого элемента ИЛИ, выходы дешифратора нулевой , п тый, шестой, дев тый, п тнадца тый соединены с входами тринадцатого элемента ИЛИ, выходы дешифратора с п того по седьмой, с дев того по одиннадцатый, с тринадцатого По п тнадцатый соединены с входами четырнадцатого элемента ИЛИ,выходы логических элементов ИЛИ первого, четвертого, с п того по четырнадцатый и нулевой выход дешифратора подключены к выходным.шинам устройства ij .The computer, the outputs of the decoder zero, fifth, sixth, ninth, tenth, fifteenth are connected to the inputs of the sixth element OR, the outputs of the decoder from the first to the fifth, and the outputs of the second, third and fourth elements OR are connected to the inputs of the seventh element OR, outputs decoder from the first to the third, seventh, eleventh connected to the inputs of the eighth element OR, the outputs of the decoder fourth, eighth, from twelfth to fourteenth connected to the inputs of the ninth element OR, the outputs of the decoder first, fourth, fifth and output of the third OR elements are connected to inputs of the tenth element OR outputs of the zero, sixth, ninth, fifteenth, and fifteen elements of the decoder, second, eighth, tenth, and output of the second element OR, inputs of the twelfth element, OR, decoder outputs, zero, the fifth, sixth, ninth, fifth are connected to the inputs of the thirteenth element OR, the outputs of the decoder from the fifth to the seventh, from ninth to eleventh, from the thirteenth to the fifth, are connected to the inputs of the fourteenth element OR, moves OR logic elements of the first, the fourth, the fifth to fourteenth and zero output connected to a decoder device vyhodnym.shinam ij.

Недостатком известного устройства вл етс низка точность самоконтрол , вследствие наличи неопределенности в определении места неисправности .A disadvantage of the known device is the low accuracy of self-control, due to the presence of uncertainty in determining the location of the fault.

Цель изобретени - повышение точности самоконтрол .The purpose of the invention is to improve the accuracy of self-control.

Поставленна цель достигаетс тем,, что в устройство дл автоматического контрол электронных систем. Содержащее ЭВМ, соединенную через контроллер с управл ющим входом первого коммутатора, выходы первого коммутатора соединены с клеммами дл подключени входов объекта контрол , входы первого шифратора соединены с выходами первого коммутатора, а выход - с магистральными шинами контроллера входы второго и третьего Шифраторов соединены между собой и с клеммами дл подключени выходов объекта контрол , а выходы соединены соответственно с входами п того и шестого регистров пам ти, входы первого, второго, третьего и четвертого , регистров пам ти соединены с магистральными и соответствующими адресными шинами контроллера, выходы первого и второго регистров пам ти соединены соответственно с первым вторым входами первого логического элемента эквивалентности, в.ыход третьего регистра пам ти соединен с nepBboviH входами второго и четвертог элементов эквивалентности, выход. четвертого регистра пам ти соединен с первыми входами третьего и п того элементов экв.ивалентности,входы п того и шестого регистров пам ти соединены с выходами второго и третьего шифраторов соответственно, а выход п того регистра пам ти соединен с вторыми входами второго и третьего элементов эквивалентности, выход шестого регистра пам ти соеди нен с вторыми входами четвертого И п того элементов эквивалентности, выход п того элемента эквивалентности соединен с входом-младшего разр да дешифратора, а выходы четвертого , третьего, второго и первог . элементов эквивалентности соответственно с входами последующих разр дов дешифратора, выходы п тиразр дного дешифратора с тридцать первого по двадцать восьмой, с двадцать седьмого по двадцать четвертый с двадцать третьего по двадцатый, с дев тнадцатого по шестнадцатый со динены с четырьм входами первого, второго, третьего и четвертого элементов ИЛИ соответственно, выходы дешифратора с первого по четвертый, седьмой, восьмой, с одиннадцатого по четырнадцатый и выходы первого, второго и третьего элементов ИЛИ соединены с входами п того элемента ИЛИ, а его выход соединен с входом прерывани ЭВМ, выходы дешифратора нулевой, п тый, шестой, дев тый , дес тый, п тнадцатый соединены с входами шестого элемента ИЛИ,выходы дешифратора с первого по п тнадцатый и выходы второго, третьего и четвертого элементов ИЛИ соединены с входами седьмого элемента ИЛИ, выходы дешифратора с первого по тре тий, седьмой, одиннадцатой соединен с входами, восьмого элемента ИЛИ,выходы дешифратора четвертый, восьмой с двенадцатого по четырнадцатый сое динены с входами дев того элемента ИЛИ, выходы дешифратора первый, четвертый, п тый и выход третьего элемента ИЛИ соединены с входами де с того элемента ИЛИ, выходы дешифра тора нулевой, шестой, дев тый, п тнадцатый соединены с входами одинна цатого элемента ИЛИ, выходы дешифра тора второй, восьмой, дес тый и выход второго элемента ИЛИ соединены с входами двенадцатого элемента ИЛИ выходы дешифратора нулевой,п тый, шестой, дев тый, п тнадцатыми соедин ны с входами тринадцатого элемента ИЛИ, вьлходы дешифратора с п того по седьмой, с дев того по одиннадца тый, с тринадцатого по п тнадцатый соединены с входами четырнадцатого элемента ИЛИ, выходы логических эле ментов ИДИ первого, четвертого, с п того по четырнадцатый и нулевой выход дешифратора подключены к выходным шинам устройства, введены первый, второй, третий, четвертый и п тый элементы И, второй коммутатор и распределитель , причем выход и первый вход второго коммутатора соединены соответственно с выходом и первым входом первого коммутатора,вторые входы первого и второго кока утаторов Соединены с.соответствующими первыми и вторыми выходам распределител , первый вход которого соединен с выходом источника стимулирующих сигналов, второй вход - с выходом шестого элемента ИЛИ, с вторым входом прерывани- ЭВМ и с первым входом первого элемента И, контроль- ный выход распределител соединен с вторым входом первого элемента И, третий вход которого соединен с выходом четырнадцатого элемента ИЛИ, выход которого соединен с первыми входами второго, третьего, четвертого и п того элементов И, второй вход второго элемента И соединен с выходом П того элемента- ИЛИ, второй вход третьего элемента И соединен с выходом дес того элемента ИЛИ, третий вход третьего элемента И соединен с выходом тринадцатого элемента ИЛИ и с третьим входом п того элемента И, йторой вход которого соединен с выходом одиннадцатого элемента ИЛИ и с вторым входом четвертого элемента И, третий вход которого соединен с выходом двенадцатого элемента ИЛИ, выходы второго, третьего, четвертого и п того эле- : ментов И подклю ;ены к выходным шинам устройства. На чертеже представлена схема предлагаемого устройства. Устройство содержит первый 1 и второй 2 кЪммутаторы, первый 3, второй 4 и Третий 5 шифраторы,контроллер б, распределитель 7, регистры 8-13 пам ти, ЭВМ 14, логические элементы 15-19 эквивалентностигДе- . шифратор 20 с выходами 21-52, логические элементы 53-56 ИЛИ с выходами 57-60, логические элементы 61-70 ИЛИ, логические элементы 71-75, источник 76 стимулирующих сигналов. Входами устройства влжотс входы шифраторов 4 и 5. Выходами устройства вл ютс выходы коммутаторов 1 и 2 и выходы логических элементов 53,56,61-70 ИЛИ, выход 21 дешифратора 20 и выходы логических элементов 72-75, подключенные к выходным шинам устройства. Устройство работает следующим образом. ЭВМ 14 содержит в своей пам ти последовательность выдачи воздействий HZk объект контрол и его логическую модель, позвол ющую формировать эталонную реакцию объекта контрол на любое воздействие из имеющегос перечн . ЭВМ 14 через контроллер 6 выдает код стимулирующего воздействи на коммутаторы 1 и 2 и регистр 8. Стимулирующее воздействие с выхода коммутатора 1 поступает на объект контрол и на вход шифратора 3, с выхода которого контрольный код поступает на вход регистра 9 и через контроллер б - на ЭВМ 14.The goal is achieved by the fact that the device for the automatic control of electronic systems. The containing computer connected via the controller with the control input of the first switch, the outputs of the first switch are connected to the terminals for connecting the control object inputs, the inputs of the first encoder are connected to the outputs of the first switch, and the output is connected to the main buses of the controller and the second and third encoders are interconnected and with terminals for connecting the outputs of the control object, and the outputs are connected respectively to the inputs of the fifth and sixth memory registers, the inputs of the first, second, third and fourth, registers 5 The modules are connected to the main and corresponding address buses of the controller, the outputs of the first and second memory registers are connected respectively to the first second inputs of the first logic element of equivalence, the output of the third memory register is connected to the nepBboviH inputs of the second and fourth equivalence elements, output. the fourth memory register is connected to the first inputs of the third and fifth equivalent equivalence elements, the inputs of the fifth and sixth memory registers are connected to the outputs of the second and third encoders, respectively, and the output of the fifth memory register is connected to the second inputs of the second and third equivalence elements , the output of the sixth memory register is connected to the second inputs of the fourth and fifth equivalence elements, the output of the fifth equivalence element is connected to the input-low-order bit of the decoder, and the outputs of the fourth, third, volts First and foremost. equivalence elements, respectively, with the inputs of the subsequent bits of the decoder, the outputs of the thirty-seventh decoder from the thirty-first to the twenty-eighth, from the twenty-seventh to the twenty-fourth, from the twenty-third to the twentieth, from the nineteenth to the sixteenth, with four inputs of the first, second, third and the fourth elements OR respectively, the outputs of the decoder from the first to the fourth, seventh, eighth, from the eleventh to the fourteenth and the outputs of the first, second and third elements OR are connected to the inputs of the element OR, and its output is connected to the interrupt input of the computer, the outputs of the decoder are zero, fifth, sixth, ninth, tenth, fifteenth and connected to the inputs of the sixth element OR, the outputs of the decoder from the first to the fifteenth and outputs of the second, third and the fourth element OR is connected to the inputs of the seventh element OR, the outputs of the decoder from first to third, seventh, eleventh is connected to the inputs of the eighth element OR, the outputs of the decoder fourth, eighth from twelfth to fourteenth, are connected to the inputs of the ninth element OR, out The decoder first, fourth, fifth, and output of the third element OR are connected to the inputs of the child OR, the outputs of the decoder are zero, sixth, ninth, fifteenth, and the inputs of the decoder are the second, eighth, ten the fifth and the output of the second element OR are connected to the inputs of the twelfth element OR the outputs of the decoder zero, fifth, sixth, ninth, fifth, are connected to the inputs of the thirteenth element OR, the decoder inputs from the fifth to the seventh, from the ninth to the eleventh, with thirteenth on pt the eleventh is connected to the inputs of the fourteenth element OR, the outputs of the logical elements IDN of the first, fourth, fifth to fourteenth and zero output of the decoder are connected to the output buses of the device, the first, second, third, fourth, and fifth elements are introduced, and the second switch and distributor , moreover, the output and the first input of the second switch are connected respectively to the output and the first input of the first switch, the second inputs of the first and second switches are connected to the corresponding first and second outputs of the distributor, The first input of which is connected to the output of the source of stimulating signals, the second input is connected to the output of the sixth element OR, to the second input of the interrupt computer and to the first input of the first element AND, the control output of the distributor is connected to the second input of the first element And, the third input is connected with the output of the fourteenth element OR, the output of which is connected to the first inputs of the second, third, fourth and fifth elements AND, the second input of the second element AND is connected to the output P of that element - OR, the second input of the third element AND the connection en with the output of the tenth element OR, the third input of the third element AND is connected to the output of the thirteenth element OR, and to the third input of the fifth element AND, the second input of which is connected to the output of the eleventh element OR and the second input of the fourth element AND, the third input connected to the output of the twelfth element OR, the outputs of the second, third, fourth, and fifth elements: AND connected to the output buses of the device. The drawing shows a diagram of the proposed device. The device contains the first 1 and second 2 switches, the first 3, the second 4 and the Third 5 encoders, controller b, distributor 7, memory registers 8-13, computer 14, logic elements 15-19 equivalence D-. encoder 20 with outputs 21-52, logic elements 53-56 OR with outputs 57-60, logic elements 61-70 OR, logic elements 71-75, source 76 of stimulating signals. The inputs of the device are the inputs of the encoders 4 and 5. The outputs of the device are the outputs of switches 1 and 2 and the outputs of logic elements 53,56,61-70 OR, the output 21 of the decoder 20 and the outputs of logic elements 72-75 connected to the output buses of the device. The device works as follows. The computer 14 contains in its memory a sequence of outputting the effects of the HZk control object and its logical model, which makes it possible to form the reference response of the control object to any impact from the list. The computer 14 through the controller 6 generates a stimulating code for switches 1 and 2 and register 8. The stimulating effect from the output of switch 1 goes to the control object and to the input of the encoder 3, from the output of which the control code goes to the input of register 9 and through the controller b. Computer 14.

После выдачи воздействи на объект контрол ЭВМ 14 формирует кодовое сообщение, соответствующее эталонной реакции объекта контрол на запланированное воздействие, и вьздает его через контроллер б на регистр 10. Если коды ввданного на объект контрол (юступившего от шифратора 3) и запланированного воздействий ие совпадают, ЭВМ 14 выдает через контроллер 6 на регистр 11 дополнительное кодовое сообщение , соответствующее эталонной реакции объекта контрол на код воздействи , зарегистрированный шифратором 3.After issuing the impact on the control object, the computer 14 generates a code message corresponding to the reference response of the control object to the planned impact, and sends it through the controller to the register 10. If the codes of the control to the object (accessed from the encoder 3) and the planned impact do not match, the computer 14, via the controller 6 to the register 11, issues an additional code message corresponding to the reference response of the control object to the action code registered by the encoder 3.

Реакци объекта контрол на выгданное воздействие воспринимаетс шифраторами 4 и 5, с выходов которых кодовые сообщени поступают на входы регистров 12 и 13 соответственно . С выходов регистров 12 и 13 коды поступают на входы элементов 16-19 эквивалентности соответственно . На вторые входы элементовThe response of the control object to the output is perceived by encoders 4 and 5, from whose outputs the code messages go to the inputs of registers 12 and 13, respectively. From the outputs of registers 12 and 13, the codes arrive at the inputs of equivalence elements 16-19, respectively. On the second inputs of the elements

16и 18 эквивалентности поступают коды с регистра 10, а элементов16 and 18 equivalence codes come from register 10, and elements

17и 19 эквивалентности - с регистра 11. Совпадение кодов на входах элемента 15 эквивалентности свидетельствует о выдаче на объект контрол запланированного воздействи , на входах элементов 16 и 18 эквивалентности - о реакции объекта контрол на запланированное воздействие , на входах элементов 17 и 19 эквивалентности - о реакции объекта контрол на воздействие, код которого зарегистрирован шифратором 3. Комбинаци состо ний выходов логических элементов 15-19 эквивалентно ти позвол ет сделать заключение о состо нии , Не норма, Неопределенность каждого элемента устройства и объекта контрол . Выxopta элементов : 15-19 эквивалентности поступгиот на дешифратор 20, выходы которого собрайы на логические элементы 3-56, 61-70 ИЛИ по принципу аналогичности заключений о17 and 19 equivalence - from register 11. The coincidence of codes at the inputs of the equivalence element 15 indicates that the planned control is issued to the control object, the inputs of the equivalence elements 16 and 18 indicate the response of the control object to the planned impact, and the inputs of the 17 and 19 equivalence elements react the object of control on the impact, the code of which is registered by the encoder 3. The combination of the output states of the logic elements 15-19 equivalent allows to make a conclusion about the state, Not the norm, Uncertainty azhdogo device element and a control object. Vykhopta elements: 15-19 equivalence of actions on the decoder 20, the outputs of which are assembled into logic elements 3-56, 61-70 OR by the principle of the similarity of the conclusions about

состо нии соответствующих элементов устройства и объекта контрол the state of the corresponding elements of the device and the control object

.следующим образом: элемент 53 ИЛИ объект контрол Не норма, элемент 56 ИЛИ - устройство контрол Норма, элемент 61 ИДИ - объект 5 контрол Норма, элемент 62 ИЛИ объект контрол , коммутатор 1, шифратор 3 в состо нии Неопределенность , элемент 63 ИЛИ - устройство контрол Не норма, элементas follows: element 53 OR control object Not norm, element 56 OR - control device Norm, element 61 IDN - control object 5 Normal, element 62 OR control object, switch 1, encoder 3 in the Uncertainty state, element 63 OR - device control is not the norm

Л 64 или -.коммутатор 1 Не норма, элемент 65 или - шифратор 3 Не норма, элемент б6 ИЛИ - шифратор 4 Не норма,элемент 67 ИЛИ - шифратор 4 в состо нии Неопределенность , элемент 68 ИЛИ - шифратор 5L 64 or - switch 1 Not norm, element 65 or - encoder 3 Not norm, element B6 OR - encoder 4 Not norm, element 67 OR - encoder 4 in the Uncertainty state, element 68 OR - encoder 5

Не норма, элемент 69 ИЛИ - шифратор 5 в сйсто нии Неопределенность , элемент 70 ИЛИ - элементы 15-19 эквивалентности Не норма , выход 21 дешифратора 20 - эле0 менты 15-19 эквивалентности в состо нии Неопределенность. Not the norm, element 69 OR — encoder 5 in the Uncertainty condition, element 70 OR — equivalence elements 15-19 Not the norm, output 21 of the decoder 20 — equivalence elements 15-19 in the Uncertainty state.

По вление сигнала на выходе элемента 62 ИЛИ, соответствующего состо нию Неопределенность - объек5 та контрол , коммутатора 1 и шифратора 3, вызывает переключение источников стимулирующих сигналов с .помощью распределител 7 с одного выхода на другой, а следовательно,The appearance of a signal at the output of element 62 OR, corresponding to the Uncertainty state — the object of the control, switch 1 and encoder 3, causes the switching of sources of stimulating signals with the help of distributor 7 from one output to another, and therefore

0 с входов коммутатора 1 на входы коммутатора 2. Одновременно этот сигнал поступает на вход прерывани ЭВМ дл запуска нового цикла выдачи кодовых сообщений об эталонных реак5 ци х объекта контрол . Комбинаци состо ний выходов элементов 61, 62, 66-70 ИЛИ по результатам выдачи воздействи на объект контрол с одного и другого коммутаторов позвол ет0 from the inputs of switch 1 to the inputs of switch 2. At the same time, this signal is fed to the input of a computer interrupt to start a new cycle of issuing code messages about the reference reactions of the test object. The combination of the states of the outputs of the elements 61, 62, 66-70 OR based on the results of issuing an impact on the control object from one and the other switches allows

сделать заключение о местах неисправности: элемент 72 И - элементы 15-19 эквивалентности Не норма, элемент 73 И - элементы 15-19 эквива- . лентности Не норма, шифратор 5 Не норма, элемент 74 И - элемен5 ты 15-19 эквивалентности Не норма, шифратор 4 Не норма, элемент 75 И коммутатор 1, работающий в предыдущем цикле, Не норма. make a conclusion about the places of malfunction: element 72 And - elements 15-19 equivalence Not the norm, element 73 And - elements 15-19 equivalent. not normal, encoder 5 Not normal, element 74 And - elements of 15-19 equivalence Not norm, encoder 4 Not normal, element 75 And switch 1 working in the previous cycle, Not norm.

При по влении сигнала с выходаWith the appearance of a signal from the output

0 элемента ИЛИ 61 ЭВМ 14 получает уведомление через систему прерывани об успешном окончании цикла контрол и формирует выдачу следующих воздействий .0 of the element OR 61 of the computer 14 is notified through the interruption system of the successful completion of the monitoring cycle and generates the issuance of the following actions.

5 Введение дополнительного коммутатора 2, распределител 7, логических элементов И 71-75, новых св зей позвол ет разрешить неоднозначность в определении места неисправ .ности по выходу элемента 62 ИЛИ,5 The introduction of the additional switch 2, the distributor 7, the AND 71-75 logic elements, the new connections allows to resolve the ambiguity in determining the fault location from the output of the element 62 OR,

обозначающему неопределенное состо ние объекта контрол коммутатора, шифратора 3 и повысить таким образом точность самоконтрол .denoting the uncertain state of the control object of the switch, the encoder 3, and thus increasing the accuracy of self-control.

наОНONON

Claims

DEVICE OF AUTOMATIC CONTROL OF ELECTRONIC SYSTEMS according to ed. No. 980027 characterized in that, in order to increase the accuracy of self-control, the first, second, third, fourth and fifth elements And, the second switch and distributor are introduced into the device, the output and the first input of the second switch being connected respectively to the output · and the first input of the first switch, the second inputs of the first and second switches are connected to the corresponding first and second outputs of the distributor, the first input of which is connected to the output of the stimulating signal source, the second input to the output of the sixth OR element, from the second m the input of the computer interrupt and with the first input of the first AND element, the control output of the distributor is connected to the second input of the first AND element, the third input of which is connected to the output of the fourteenth OR element, the output of which is connected to the first inputs of the second, third, fourth and fifth AND elements, the second input of the second AND element is connected to the output of the fifth OR element, the second input of the third AND element is connected to the output of the "tenth OR element, the third input of the third AND element is connected to the output of the thirteenth OR element and to the third input a fifth AND gate, a second input coupled to an output of the eleventh OR gate and a second input of the fourth AND gate, the third input of which median yield twelfth OR gate, the outputs of the second, third, fourth and fifth AND gates connected to the output buses of the device.

-δΖΟΚΜΓΓΊΪδ>