SU1059661A1 - Цифровой частотный дискриминатор - Google Patents

Abstract

1.ЦИФРОВОЙ ЧАСТОТНЫЙ ДИСКРИМИНАТОР , содержжций генератор опорной частоты, фазовращатель, генератор синхрониэируитих импульсов, ограиичитель и два измерительных канала, каждый из которых содержит последовательно соединенные фазовый детектор и аигиюго-цифровой преобразователь и последовательно соединенные первый блок задержки, первый перемножитель и первый сумматор, а также второй пе| емножитель н первый блок усреднени , причем первые, входы фазовых детекторов каждого канала соединены с выходом ограничител , вход которого  вл етс  входом цифрового частотного дискриминатора, вторые входы фазовых детекторов непосредственно и через фазовращатель соединены с генератором опорной частоты , управл ющие входы аналогоцифровых преобразователей соединены С генератором синхронизирующих нмпульоо, а выход первого блока задержки каждого НАнала чер€1 п«р«множит«лъ оовдйн«н с вторым входом первого сумматора другого канала, отличающийс  тем, что, с целью увеличени  чувствительности , в него введены первый. второй и третий регистры числа и блок вычитани , а в каждый кангш третий перахножитель, второй сумматор , блок обработки сигналов, второй блок усреднени , четвертый перемножитЁль и последовательно включенные второй блок задержки, п тый перемножитель, третий сумматор, шестой перемиожитель и четвертый cjnotaTop, причем выход аналого-цифрового пр еобразовател  в каждом канале соединен с первьвл входом второго и четвертого сумматоров, выход второго сумматора соединен с входом первого блока задержки и через первый бЛок усреднени  с первым входом блока обработки сигналов, выход четвертого сумматора соединен с входом , второго блока з.гшержкн и через второй блок усредненн  с вторым входом блока обработкн сигналов другого канала, выход первого сумматора через третий перемножнтель соединен с вторым входом второго сумматора , выход второго блока- задержки через четвертый перемножитель соединён с вторым входом третьего сумматора другого канала, выход первого регистра числасоединен с втосл рыми входами третьего и шестого ю ф . перемножителей каждого канг1ла, выход второго регистра чнсла - с вторыми входамипервого и п того переОд множителей, выход третьего регистра чнсла -; с вторыми входами второго и четвертого перемножителей каждого канала,, при зтом выход генератора синхронизирующих импульсов соединен с управл ющими входами первого и второго блоков задержки , пер ого и BTOpoi-o блоков уереднеин  каждого канала а выхода блоков обработки сигналов каждого канала совднноны е входакш блока вычитани , выход которого  вл етс  выходом цифрового частотного ди-, скрими атора.

Description

2. Дискриминатор по п.1, о т личающийс .  тем, что блок усреднени  содержит N -J последовательно соединенных сумматоров, N-1 последовательно соединенных блоков задержки, .блок нормировки и блок пам ти, причем первый вход первого сумматора и вхрд первого блока задержки объединены.и  вл ютс  входом блока усреднени , выход каждого блока задержки соединен с вторым входом соответствующего сумматора, выход N-1-го сумматора соединен с первым входом блока нормировки, выход которого  вл етс  выходом блока усреднени  ,при этом второй вход блока нормировки соединен с выходом блока пам ти ,а управл ющие входы каждого блока задержки объединены и  вл ютс  управл ющим входом блока усреднени .

1

Изобретение относитс  к ргщиотехнике и может использоватьс  в цифровых устройствах измерени  частоты .

Известен цифровой частотный дискриминатор , содержащий ограничитель , генератор опорной частоты,, фазовращатель, реверсивный счетчик и два канала, каждый из которых содержит фазовый детектор и логические элементы цифровой техники l .

Однако цифровой частотный дискриминатор имеет низкую разрешающую способность.

Наиболее близким к предлагаемому по технической сущности  вл етс  цифровой частотный дискриминатор/ сдержащий генератор опорной частоты, фазовращатель, генератор синхронизирующих импульсов, ограничитель и два измерительных канала, каждый из которых содержит последовательно соединенные фазовый детектор и аналого-цифровой .преобразователь и последовательно соединенные первый блок задержки, первый перемножителЬ и первый сумматор, а также второй перемножитель и первый блок усреднени , причем первые входы фазовых детекторов каждого канала соединены с выходом ограничител , вход котрого  вл етс  входом цифрового частотного дискриминатора, вторые входы фазовых детекторов непосредственно и через фазовращатель соединены с генератором опорной частоты , управл ющие входы аналого-цифровых преобразователей соединены с генератором синхронизирующих импульсов , а выход первого блока задержки каждого канала через второй перемножитель соединен с вторым входом первого сумматора другого канала, причем выходы каждого канала подключены к соответствующим входам решающего блока, выход которого  вл етс  выходом цифрового частотного дискриминатора 2J .

Однако известный цифровой частотный дискриминатор имеет недостаточную чувствительность.

Цель изобретени  - увеличение чувствительности.

Дл  достижени  цели в цифровой частотный дискриминатор, содержащий генератор опорной частоты, фад зовращатель, генератор синхронизирующих импульсов, ограничитель и два измерительных канала, каждый из которых содержит последовательно соединенные фазовый детектор и аналого-цифровой преобразователь и последовательно соединенные первый блок задержки, первый перемножитель и первый сумматор, а также второй перемножитель и первый блок усреднени , причем первые входы фазовых

детекторов каждого канала соединены с выходом ограничител , вход ко; торого  вл етс  входом цифрового частотного дискриминатора, вторые входы фазовых детекторов непосред5 ственно и через фазовращатель соединены с генератором опорной частоты , управл ющие входы аналого-цифровых преобразователей соединены с генератором синхронизирующих им0 пульсов, а выход первого блока задержки каждого канала через второй перемножитель соединен с вторым входом первого сумматора другого канала, введены первый, второй и

5 третий регистры числа и блок вычитани , а в каждый канал - третий перемножитель, второй сумматор, блок обработки сигналов, второй блок усреднени , четвертый перемножитель и последовательно включенные второй блок задержки, п тый перемножитель, третий сумматор, шестой перемножитель и четвертый сумматор, причем выход аналого-цифрового преобразовател  в каждом канале соединен

5 с первым входом второго и четвертого сумматоров, выход второго сумматора соединен с входом первого блока задержки и через первый блок .

усреднени  с первым входом блока обработки сигналов, выход четвдртого сумматора соединен с входом второго блока задержки и через второй блок усреднени  с вторым входом блока обработки сигналов другого канала , выход первого сумматора через третий перемножитель соединен с вторым входом второго сумматора, выход второго блока задержки через четвертый перемножитель соединен с вторым входом третьего сумматора другого канала, выход первого регистра числа соединен с вторыми входами третьего и шестого перемножителей каждого канала, выход второго регистра числа - с вторыми входами ггервого и п того перемножителей, выход третьего регистра числа - с вторыми входами второго и четвертого перемножителей каждого канала, при этом выход генератора синхронизирующих импульсов соединен с управл ющими входами первого и второго блоков задержки, первого и второго блоков усреднени  каждого канала , а выходы блоков обработки сигналов каждого канала соединены с входами блока вычитани , выход которого  вл етс  выходом цифрового частотного дискриминатора.

Кроме того, .блок усреднени  содержит N-1 последовательно соединенных сумматоров, N-1 последовательно соединенных блоков задержки блок нормировки и блок пам ти, причем первый вход первого сумматора и вход первого блока задержки объединены и  вл ютс  входом блока усреднени , выход каждого блока задержки соединен с вторымвходом сооветствующего сумматора, (N-1) го сумматора соединен с первым входом блока нормировки, выход которого  вл етс  выходом блока усреднени , при этом второй вход блока норлшровки соединен с выходом блока пам ти, а управл ющие входы каждого блока згщержки объединены и  вл ютс  управл ющим входом блока усреднени .

На фиг.1 приведена структурна  электрическа  схема цифрового частотного дискриминатора; на фиг.2 структурна  электрическа  схема блока усреднени ; на фиг.З - дискриминационна  характеристика цифрового частотного дискриминатора.

Цифровой частотный дискриминатор содержит генератор 1-опорной частоты, фазовращатель 2, генератор 3 синхронизирующих импульсов, первый и второй измерительные аналы 4 и 5, каждый из которых состоит из фазового детектора б, аналогоцифрового преобразовател  (АЦП) 7, первого блока 8 задержки, первого перемножител  9, первого сумматора

10, второго перемножител  11, первого блока 12 усреднени , второго блока 13 задержки, второго, третьего , четвертого сумматоров 14-16, третьего, четвертого, п того и шестого перемножителей 17-20, второго блока 21 усреднени , блока 22 обработки сигналов, ограничитель 23, первый, второй, третий регистры 24-26-числа, блок 27 вычитани .

0 Блок 12 (21) усреднени  (фиг.2) содержит (Н-1) сумматоров 28, (Н-1) блоков 29 задержки, блок 30 нормировки , блок 31 пам ти.

Цифровой частотный дискримина5 тор работает следующим образом.

Сигналы от прот женных объектов с несущей частотой i поступают на вход ограничител  23, в котором происходит сжатие динамического диапазона исходных сигналов. С выхода ограничител  сигналы поступают на первые входы фазовых детекторов 6, на вторые входы котор ис от генератора 1 опорной- частоты непосред , ственно и через фазовращатель 2 поступает сигнал опорной частоты f . Квадратурные составл ющие сигнала с выхода фазовых детекторов 6 поступают в аналого-цифровые преобразователи 7, где квантуютс  по времени

0 и амплитуде. С выхода аналого-цифровых преобразователей 7 цифровой код каждой квадратурной составл ющей Uxj и U(jJ поступает на первые входы второго и чедгвертого сум5 маторов 14 и 16, на вторые входы которых поступают цифровые коды с выходов этих же сумматоров, згшержанные на период повторени  блоками 8 и 13 задержки и прошедшие обработку

0 в перёмножител х 9, 11, 17, 18, 19 и 20 и сумматорах 10 и 15. При этом цифровой код, поступающий на второй-вход сумматора 14, задерживаетс  первым блоком 8 задержки и

c обрабатываетс , последовательно проход  первый перемиожитель 9, первый сумматор 10 и третий перемножитель 17. Анешогично цифровой код, поступгиощий на второй вход четвертого сумматора 16 последовательно проходит второй блок 13 задержки, п тый перемножйтель 19, третий сумматор 15 и шестой перемножитель 20.

В первом и п том перемножител х 9 и 19 происходит умножение выход5 ных величин блоков 8 и 13 задержки Vi;., wVx., на хран щеес  во втором регистре 25 числа значение созср. Первый сумматор 10 из полученной величины УИ-Л cosVвычитает цифро0 вой код Vijj-( , снимаемый с блока 8 згщержки другого квадратурного канала и умноженный во втором перемножителе 11 на хран щеес  в третьем регистре 26 числа значение

5 81пц|. Третий сумматор 15 к величине Vjj., cosy прибавл ет величину Vjjj sinif), получающуюс в перемножителе 18 другого квадратурного канала . Во втором квадратурном канале первый сумматор 10 осуществл ет сложение; а третий 15 - вычитание В результате выполнени  операций в перемножител х 9, 11, 18 и 19 и сумматорах 10 и 15 происходит дву мерный поворот квадратурны с состав л ющих ., ., и v;- , ,V4JM соответственно на углы +у и В третьем и шестом перемножител х 17 и 20 выходные величины перв го и третьего сумматоров 10 и 15 у ножаютс  на хран щуюс  в первом регистре 24 числа величину коэффиц та обратной св зи fi , На выходах вторых и четвертых суммё торов 14 и 16 первого и второ квадратурных каналов образуютс  величины: ii iP «i- ° - 4iM3 4V, vjj -: и.и )- ;j-U,,,p(-v;j.,sinvrVj.,cos4). .Цифровые коды на выходах cyr«iaторов 14 и 16 в каждом периоде представл ют собой результат сум- .мировани  поступающих с аналого-цифровых преобразователей цифровых кодов квадратурных состав л юцих текущего и предыдущих периодов , причем каждой операции суммировани  предиествуют операции поворота фазы, полученной в предыдущем периоде сумгв на угол ((/ и ум ножени  ее на коэффициент р . Комплексные величины, отображаеьме ква ратурными составл ющими на выходах сумматоров 14 и 16, будут равны соответственно ,,. vi . .. Обработка производитс  раздельно дл  каждого элемента разрешени  по дальности, что обеспечивает высокую разрешающую способность цифрового частотного дискриминатора, В блоках 12 и 21 усреднени  . (фиг.2) производитс  накопление да ных с N смежнцх элементов разрешени  по дальности г что позвол ет сгладить флюктуации поотупающик ои налое и ецизить ели ние 1нутрениих шумов приемника. Накопление прои водитс  путем задержки кодов в бло ках 29 задержки и суммировани  их сумматорах 28. В блоке 30 нормиров ки производитс  деление выходной величины поцледиего сумматора на хран щеес  в блоке 31 пам ти число N. В блокг1Х 22 обработки сигналов, содержащих квадраторы, сумматоры и функциональные преобразователи, реализующие операцию вычислени  квадратного корн , осуществл етс  вычисление величин . V «iLli М N Блок 27 вычитани  вычисл ет разность Д) v-vj . При частоте i принимаемого сигнала, равной „ , величины V HV оказываютс  и Aj 0. При f 1 величина А получаетс  отличной от нул  и значение ее зависит от величины расстройки частоты &{ f-Ig. Работа цифровых блоков синхронизируетс  синхронизирующим импульсом , вырабатываемым генератором 3 синхронизирующих импульсов. Длительность синхронизирующих импульсов соответствует длительности кодового слова, период следовани  - длительности элемента разрешени  по дал ности . Синхронизирующие импульсы поступают в аналого-цифровые преобразователи 7, в блоки 8 и 13 задержки , в блоки 12 и 21 усреднени . Во врем  действи  синхронизирующих импульсов происходит сдвиг информации в элементах пам ти блоков 8 и 13 эадержки и блоков 12 и 21 усреднени , привод щий к считыванию и записи цифровых кодов. Рассмотрим эффективность предлагаемого цифрового частотного дискриминатора . Выражение дл  дискриминационной характеристики имеет вид Nt {b-7(ico9(.4f (Ьсов(лт. На фиг.З приведены характеристики предлагаемого цифрового частотного дискриминатЪра, вычисленные при

« 0,75. Пунктирна  пр ма  соответствует прототипу. По сравнению с прототипом крутизна характеристики йредлагаемсго цифрового частотного if€Fe/rfffmff6/v

-гЧ«1

Ф1П.2

дискриминатора в пределах линейного участка в 4-5 раз выше, что эквивалентно соответствующему повышению чувствительности. ffvcffpt/ffwfer/rfia fl

Фт 3

Claims (2)

1.ЦИФРОВОЙ ЧАСТОТНЫЙ ДИСКРИМИНАТОР, содержащий генератор опорной частоты, фазовращатель, генератор синхронизирующих импульсов,ограничитель и два измерительных канала, каждый из которых содержит последовательно соединенные фазовый детектор и аналого-цифровой преобразователь и последовательно соединенные первый блок задержки, первый перемножитель и первый сумматор, а также второй -перемножитель и первый блок усреднения, причем первые, входа фазовых детекторов каждого канала соединены с выходом ограничителя, вход которого является входом цифрового частотного дискриминатора, вторые входа фазовых детекторов непосредственно и через фазовращатель соединены с генератором опорной частоты, управляющие входа аналогоцифровых преобразователей соединены с генератором синхронизирующих импульсов, а выход первого блока задержки каждого канала через второй перемножитель соединен с вторым входом первого сумматора другого канала, отличающийся •тем, что, с целью увеличения чувствительности, в него введены первый, второй и третий регистры числа и блок вычитания, а в каждый канал третий перемножитель, второй сумматор, блок обработки сигналов, второй блок усреднения, четвертый перемножитель и последовательно включенные⁴ второй блок задержки, пятый перемножитель, третий сумматор, шестой перемножитель и четвертый сумматор, причем выход аналого-цифрового преобразователя в каждом канале соединен с первьил входом второго и четвертого сумматоров, выход второго сумматора соединен с входом первого блока задержки и через первый блок усреднения с первым входом блока обработки сигналов, выход чет- S вертого сумматора соединен с входом , · второго блока задержки и через второй блок усреднения с вторым входам блока обработки сигналов другого канала, выход первого сумматора ₍через третий перемножитель соединен с вторым входом второго сумматора, выход второго блока- задержки через четвертый перемножитель соединён с вторым входом третьего сумматора другого канала, выход первого регистра числа соединен с вторыми входами третьего и шестого перемножителей каждого канала, выход второго регистра числа - с вторыми входами‘первого и пятого перемножителей, выход третьего регистра числа -г с вторыми входами второго и четвертого перемножителей каждого канала,, при этом выход генератора синхронизирующих импульсов соединен с управляющими входами первого и второго блоков задержки, первого и второго блоков усреднения каждого канала, а выхода блоков обработки сигналов каждого канала соединены с входами блока вычитания, выход которого является выходом цифрового частотного ди*, скримиратора.

2. Дискриминатор по п.1, о т личающийс.я тем, что блок усреднения содержит N -JL последовательно соединенных' сумматоров, N-1 последовательно соединенных блоков задержки, .блок нормировки и блок памяти, причем первый вход первого сумматора и вход первого блока задержки объединены.и являются входом блока усреднения, выход каждо го блока задержки соединен с вторым входом соответствующего сумматора, выход N-1-го сумматора соединен с первым входом блока нормировки, выход которого является выходом блока усреднения ,при этом второй вход блока нормировки соединен с выходом блока памяти , а управляющие входы каждого блока задержки объединены и являются управляющим входом блока усреднения.