SU1053310A1 - Цифрова система св зи с коррекцией ошибок - Google Patents

Description

Изобретение относитс  к радиотехнике и может использоватьс  в си темах св зи и телеметрии. Известна цифрова  система св зи с исправлением сэшибок, содержаща  на передающей стороне последователь но соединенные синхронизатор, комму татор, преобразователь аналог-цифра и последовательно соединенные форми рователь сигналов и передатчик, вто рой вход которого соединен соответственно с выходом синхронизатора и другим входом преобразовател  аналог-цифра, причем выход синхронизатора подключен к первому входу формировател  сигналов. На приемной стороне последовательно соединенные приемник и декодирующий блок, пЕ)ичем выход приемника через селектор подключен к цифровому регистратору , а второй выход селектора подключен к другому входу декоди рующего блока 13. Однако эта цифровй  система св зи не обеспечивает высокой помехоус тойчивости тракта групповой синхронизации . Наиболее близким техническим решением к изобретению  вл етс  цифрова  система св зи с исправлением ошибок, содержаща  на передающей стороне последовательно соединенные коммутатор, преобразователь аналогцифра , блок регистров,.формировател сигналов и передатчик, последовательно соединейные синхронизатор, генератор эталонных сигналов, блок сумматоров по людулю два и п-разр дный регистр, выход которого, подключен к третьему входу формировател  сигналов, четве ртый вход котор го объединён с управл ющим входом передатчика, управл ющим входом ком мутатора, управл ющим входом преобразовател  аналог-цифра и подсоединен к выходу синхронизатора, а на приемной стороне последовательно соединенные приемник, синхронизатор генератор эталонного сигнала и корорел тор , к второму входу которого подсоединен выход сумматора по моду два, к первому входу которого подсо динен выход элемента задержки, а та же последовательно соединенные блок коррекций с дибок и регистрирующий блок, к второму входу которого подсоединен второй выход синхрониэатора , третий выход которого подключен к пepвo IУ входу декодирующего блока к второму входу которого подсоеди .нен выход приемника, а выход подклю чён к входам-элемента задержки и су матора по модулю два, выход которо ;го подключен к первому входу блока коррекции ошибок, к второму входу .которого подсоединен дополнительный выход генератора эталонных сигналов к второму входу которого через анализатор подсоединены выходы коррел тора С2 i . Недостатком данной цифровой системы св зи с исправлением ошибок  вл етс  то, что она позвол ет исправл ть только однократные ошибки, что существенно сказываетс  на помехоустойчивости . Цель изобретени  - повышение помехоустойчивости . Цель достигаетс  тем, что в цифровую систему св зи с коррекцией ошибок, содержащую на передающей стороне последовательно соединенные коммутатор, преобразователь аналогцифра , блок регистров, формирова-. тель сигналов и передатчик, последовательно соединенные синхронизатор, генератор эталонных сигналов, блок сумматоров по модулю два и п -разр дный регистр, выход которого .подключен к третьему входу формировател  сигналов, четвёртый вход которого объединен с управл ющим входом передатчика, управл ющим входом коммутатора, управл ющим входом преобразовател  аналог-цифра и подсоединен к выходу синхронизатора, а на приемной стороне последовательно соединенные приемник, синхронизатор, генератор эталонного сигнала и коррел тор , к BTOpcavjy входу которого подсоединен выход сумматора по модулю два, к первому входу которого подсоединен выход элемента задержки , а также последовательно соединенные блок коррекции ошибок и регистрирующий блок, введены на передающей стороне Дополнительный сумматор по модулю два, входы которого подсоединены к соответствуюишм выходам преобразовател  аналог-цифра, а выход подключен к дополнительному входу блока сумматоров по модулю два и дополнительному входу блока регистров, а на приемной стороне блок сравнени  и последовательно соединенные блок разделени  посылок , дополнительный сумматор по модулю два и логический блок, к другому входу которого подсоединен выход блока сравнени , к соответствующим входам которого подсоединены соответствующие выходы блока разделени  посылок, к первому и второму входам которого подсоединен выход приемника непосредственно и через сумматор по Модулю два, к третьему входу подсоединен выход синхронизатора , а четвертый вход объединен с другим в ходом блока сравнени  и подключен к.выходу генератора эталонных сигналов, при этом выходы дополнительного сумматора по модулю два объединены с соответствующими входами блока коррекции ошибок , к другим входам которого подсоединены соответствующие выходы л гического блока, а выход коррел тора подключен к второму входу синхронизатора. На чертеже представлена блоксхема цифровой системы св зи с кор 1рекцией ошибок.. Цифрова  система св зи с коррек цией ошибок содержит на передающей стороне: коммутатор 1, преобразователь 2 аналог-цифра, формирователь 3 сигналов, передатчик 4 синхронизатор 5, генератор б эталонных сигналов,. блок 7 суг/1маторов по модулю дна, блок регистров, содержащий регистры 8 и 9,п-разр дны регистр 10 и дополнительный сумматор 11 по модулю два, а на приемной стороне приемник 12, сумматор по модулю два, элемент 14 задерхки синхронизатор 15, блок 16 разделен посылок, дополнительный сумматор 1 по модулю два, блок 18 сравнени , коррел тор 19, генератор 20 эталон ных сигнсшов, логический блок, содержащий логические элементы 21-23 блок 24 коррекции с аибок и регистрируклдай блок 25. цифрова  система св зи с коррек цией ощибок работает рледуктцим образ С выхода коммутатора 1 на вход преобразовател  2 аналог-цифра под етс  последовательность выборок, к да  из которых преобразуетс  в пзначные слова двоичного кода. Цифровой двоичный сигнал подаетс  в п раллельной форме на входы регистров 8 и 9 и блока 7 сумматоров по модулю два. В регистрах 8 и 9 каждый символ п-значног6 кода записываетс  в свою  чейку. На второй вход блока 7 подаетс  (п+1)-разр дный эталонной код, вырабатываеNftaia генератором б эталонного сиг ,нала. В сумматоре 11 п-разр дное слово суммируетс  по модулю два и полученный (п+1)-и разр д п %.. ©ц« записываетс  в дополнительных  чейках регистров 8 и 9 и подаетс  на вход блока 7 сумматоров по модулю два. Блок 7 формирует (п+1)-разр дное слово по следующему правилу „ .. . . .1.;.5пЬи±1 . . . Cf,Cf,4-1 где а- - элементы кода, вырабатываемого в коммутаторе 1; bjj - элементы эталонного кода генератора б эталонных сигналов. Полученные (п+1)-разр дное слов записываетс  в  чейках п-разр дног регистра 10. Из  чеек регистров 8,9 и п-разр дного регистра.10 двоичные посыл- , ки с помощью формировател  3 сигналов считываютс  и в заданной форме поступают на вход передатчика 4 . Таким образом, на входе передатчика 4 получаетс  последовательность посылок -%S«-,.,4iCn4i«n, V «mi Cj) П4-,«п+1 чтт . При отсутствии помех така   се последовательность по вл етс  на выходе приемника 12. С помощью сумма-. тора 13 по модулю два и элемента 14 задержки получаетс  нова  последовательность элементов ....;«n.l © t i tIIT-J I o,.a a n4-t ..b;.,bS, Здесь элементы Ъ и Ъ - элементы восстановленного эталонного кода. При отсутствии помех ь . . Двоична  последовательность посыпок d поступает в коррел тор 19, На второй вход которого подаетс  эталонный код генератора 20 эталонных сигналов. Функци  кор- рел ции на выходе коррел тора 19 имеет основной пик высотой 2п, Этотсинхросигнал подаетс  на вход синхронизатора 15 дл  фазировани  его колебаний. Эталонный код и синхросигнал синхронизатора 15 поступают в блок 16 разделени  посылок Здесь выдел ютс  посылки .. ,ъ , посылки bVbl .. .ъ и посылки размещенные на 1-й и Зт-ей позици х каждого трехэлементного раэр да кода Сз( п+1)+п I. Одна группа посылок ...а подаетс  в сумматор 17 по модулю два, который формирует сигналы четност и 1 или О, которые поступают на свои выходы. Выход сигнала 1 св зан с логическими элементами 21 и 23, а выход сигнала четности О - с входом логического элемента 22 Кодовые сигналы восстановленного кода bib|...t)n и восстановленного кода ъ .. ..-, г выдел емые блоком 16, поступают на входы блока 18 сравнени , где вырабатываютс  сигналы несоответстви  Ъ..Ь, показывающие , что элементы и Ъ, а также Ъ и ъ противоположны , Сигналы несоответстви  подаютс  на входы всех трех логических элементов 21-23. Логический элемент 21 при наличии сигнала четности 1.и совокупности сигналов несоответстви  Ъ V Фор

мирует сигналы дл  исправлени  ошибок кратности .

Логический элемент 22 при наличии сигнала четное О и совокупности сигналов t и Ь формирует сигна- j лы дл  исправлени  ошибок 2, Логический элемент 23 при наличии сигнала четности 1 и совокуп- ности сигналов несоответстви  Ъ и Ъ выдает сигна ш коррекции сшибок ности г«3. При этом не обнаруживаютс  и не исправл ютс  сочетани  сшибок вида

,,

а,с.

, и т.д.

„ . . .Число таких сочетаний равно п.

Злок 24 коррекции ошибок инвертирует посылки а-, которьам соответствуют выходные сигналы логических элементов 21-23, Скорректированные

слова записываютс  в регистрирующий блок 25.

Сигналы четности 1 (при ошибках символов а нечетной кратности) и О (при ошибках символов а четной кратности) необходимы дл  сн ти  неоднозначности между однократными и двухкратными ошибками, а также между двухкратными и трехкратными ошибкгиш.

Технико-экономическа  эффективность цифровой системы в св зи с коррекцией ошибок заключаетс  в высокой помехоустойчивости тракта групповой синхронизации за счет исправлени  всех ошибок кратности (, гв2 и подавл щего большинства ошибок кратности (кроме п ошибочных комбинаций).

Claims (1)

1. ЦИФРОВАЯ СИСТЕМА СВЯЗИ С КОРРЕКЦИЕЙ ОШИБОК, содержащая на передающей стороне последовательно соединенные коммутатор, преобразователь аналог-цифра, блок регистров, формирователь сигналов и передатчик, последовательно соединенные синхронизатор, генератор эталонных сигна- , лов, блок сумматоров по модулю два и h-разрядный регистр, выход которо- ’ го подключен к третьему входу формирователя сигналов, четвертый вход которого .объединен с управляющим входом .передатчика, управляющим входом коммутатора, управляющим входом преобразователя аналог-цифра и подсоединен к выходу синхронизатора, а на приёмной стороне последовательно соединенные приемник, синхронизатор, генератор эталонного сигнала и коррелятор, к второму входу которого подсоединен выход сумматора по модулю два, к первому входу которого подсоединен вы ход элемента задержки, а также последовательно соединенные блок коррекции ошибок и регистрирующий блок, отличающаяся тем, что, с целью повышения помехоустойчивости, в нее введены на передающей стороне дополнительный сумматор по модулю два, входы которого подсоединены к соответствующим выходам преобразователя аналог-цифра, а выход подключен к дополнительному входу блока сумматоров по модулю два и дополнительному входу блока регистров, а на приемной стороне блок.

   сравнения и последовательно соединенные блок разделения посылок, дополнительный сумматор по модулю два и логический блок, к другому входу которого подсоединен выход блока сравнения, к соответствующим входам которого подсоединены соответствующие ' выходы блока разделения посылок, к §

   Ic первому и второму входам которого подсоединен выход приемника непо

   ... 1053310 средственно и через сумматор по моЬулю два, к третьему входу подсоединен выход синхронизатора, а четвертый вход объединен с другим входом блока сравнения й подключен к выходу генератора эталонных сигналов', при этом входы дополнительного сумматора по модулю два объединены с соответствующими входами блока коррекции ошибок, к другим входам которого подсоединены соответствующие выхода логического блока, а выход коррелятора подключен к второму входу синхронизатора.

   >