SU1043711A1

SU1043711A1 - Information compression device

Info

Publication number: SU1043711A1
Application number: SU823454385A
Authority: SU
Inventors: Геннадий Григорьевич Живилов; Владимир Алексеевич Прянишников; Николай Михайлович Сметанин
Original assignee: Предприятие П/Я Г-4377
Priority date: 1982-06-18
Filing date: 1982-06-18
Publication date: 1983-09-23

Description

выполнен на коммутаторах, счетчике адреса записи, счетчике адреса считывани , регистре, формирователе импульсов , триггере, инверторе, элементе сравнени , элементе ИЛИ и элементе И, первые выходы счетчика адреса записи( соединены с первыми входами первого коммутатора и первыми входами регистра, выходы которого соединены с первыми входами элемента сравнени , выход которого соединен с первым входом элемента И, выход элемента И соединен с первым входом элемента ИЛИ, выход которого соединен с первым входом счетчика адреса считывани , первые выходы которого соединены с вторыми входами элемента сравнени и вто .рыми входами первого коммутатора, выход формировател импульсов соединен с вторым входом элемента ИЛИ, выход триггера соединен с первыми входами второго и третьего коммутаторов, вторые входы которых объединены с вторым входом элемента И и подключены к выходу инвертора, выход второго коммутатора соединен с вторым входом счетчика адреса считывани , выход третьего коммутатора соединен с третьими входами первого коммутатора и элемента сравнени , третий вход третьего коммутатора соединен с шиной логического нул , второй вход регистра подключен к первому входу блока адресации, вход триггера и третий вход второго коммутатора подключены к второму входу блокаiадресации, четвертый вход первого, коммутатора, объединенные вход инвертора, вход формировател импульсов и четвертые входы второго и третьего коммутаторов и вход счетчика адреса записи подключены соответственно к третьему, четвертому и п тому вхрдам блока адресации , выход первого коммутатора и первый выход с етчика адреса записи подключены соответственно к первому и второму выходам блока адресации, выход счетчика адреса считывани соединен с третьим входом элемента И и третьим выходом блока адресации, второй выход счетчика адреса записи соединен с четвертым выходом блока адресации .performed on the switches, write address counter, read address counter, register, pulse driver, trigger, inverter, reference element, OR element and AND element, the first outputs of the write address counter (connected to the first inputs of the first switch and the first inputs of the register, the outputs of which are connected with the first inputs of the comparison element, the output of which is connected to the first input of the AND element, the output of the AND element is connected to the first input of the OR element, the output of which is connected to the first input of the read address counter, the first whose outputs are connected to the second inputs of the reference element and the second inputs of the first switch, the output of the pulse generator is connected to the second input of the OR element, the output of the trigger is connected to the first inputs of the second and third switches, the second inputs of which are combined with the output of the inverter, the output of the second switch is connected to the second input of the read address counter, the output of the third switch is connected to the third inputs of the first switch and the reference element, the third input is the third The switch is connected to a logical zero bus, the second register input is connected to the first input of the addressing unit, the trigger input and the third input of the second switch are connected to the second input of the address block, the fourth input of the first switch, the combined input of the inverter, the input of the pulse driver and the fourth inputs of the second and third the switches and the input of the write address counter are connected respectively to the third, fourth and fifth blocks of the addressing unit, the output of the first switch and the first output from the address of the write address is connected The first and second outputs of the addressing block are respectively, the output of the read address counter is connected to the third input of the AND element and the third output of the addressing block, the second output of the write address counter is connected to the fourth output of the addressing block.

3. Устройство по п.1, о т л и ц е е с тем, что дешифратор выполнен на коммутаторе формирователе импульсов, инверторах, триггерах и элементах И, .выход формировател импульсов соединен с входом/ первого триг3. The device according to claim 1, that is, so that the decoder is made on the switch of the pulse shaper, inverters, triggers and elements And, the output of the pulse shaper is connected to the input / first flip-flop

гера, первый выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом первого инвертора, второй выход первого триггера соединен с первыми вводами второго и третьего элементов И, вторые входы которых подключены к соответствующим вы :одам коммутатора, выход второго элемента И соединен с .первым входом четвертогоэлемента И, ;второй вход которого через второй ин вертор соединен с первым входом коммутатора , выход четвертого элемента И через второй триггер соединен с первыми входами п того и шестого элементов И, выход третьего элемента И Соединен с вторыми входами п того и шестого элементов И, выходы первого, второго, п того и шестого элементов И соединены ..с соответствующими выходами дешифратора, объединенные вторые щхог ды коммутатора и четвертого элемента И, третий и четвертый входы коммутатора- .и .объединенные первого инвертора и формировател импульсов подключены соответственно к первому, второму, третьему и четвертому входам дешифратора. Gera, the first output of which is connected to the first input of the first element And, the second input of which is connected to the output of the first inverter, the second output of the first trigger is connected to the first inputs of the second and third elements And, the second inputs of which are connected to the corresponding you: switch, the output of the second element And connected to the first input of the fourth element I, the second input of which through the second inverter is connected to the first input of the switch, the output of the fourth element I through the second trigger connected to the first inputs of the fifth and sixth And elements, the output of the third element And Connected to the second inputs of the fifth and sixth elements And, the outputs of the first, second, fifth and sixth elements And connected to the corresponding outputs of the decoder, the combined second switch and the fourth element And, the third and fourth the switch inputs, and the combined first inverter and pulse generator are connected to the first, second, third, and fourth inputs of the decoder, respectively.

. 4, Устройство по п.1, о т л и ч аю 1Д е е с тем, что блок управлени выполнен на формировател х импульсов, коммутаторах, генераторе импульсов,, триггерах, инверторе, элемент е И элементе ИЛИ и элементе задержки, выход первого формировател импульсов сединен с первым входом первого элемента И, второй вход которого соединен с выходом инвертора, выход - с первым входом первого триггера, второй вход которого объединен с первым входом второго триггера и подключен к выходу второго/формировател импульсов , выход первого триггера соединен с первыми входами элемента ИЛИ, первого и второго коммутаторов, первый выход элемента ИЛИ соединен с первым входом третьего коммутатора и вторым входом второгокоммуtaTOpa,; выход которого соединен с входов элемента задержки, первый выход которого соединен с вторцми входами первого и третьего коммутаторов, выход генератора импульсов соединен с первым входом второго элемента И и .входом третьего формировател импульсов, выг ход которого соединен с третьим входом первого .и второго коммутаторов и первым входом третьего элемента И; второй-вход которого соединен с выходом второго триггера, второй вход которого подключен к шине Пуск, первого инвертора, вход второго формировател импульсов, второй вход элемента. ИЛИ и четвертые входы первого и второго коммутаторов подключены к первому входу блока управлени , объединенные третий вход третьего коммутатора и п тый вход второго коммутатора подключены к второму входу блока управлени , вход первого формировател импульсов и шестой вход Btoporo коммутатора подключены соответственно к третьему и четвертому ; входам блока управлени , выход третьего элемента И, выход третьего коммутатора , выход второго элемента И, второй,.третий и четвертый выходы элемента задержки, выход первого коммутатора подключены соответственно к : первому-седьмому выходам блока управ- лени , ВТОРОЙ выход.элемента ИЛИ ; подключен к второму входу второго. : элемента И и восьмому выходу блока управлени .. 4, The device according to claim 1, wherein the control unit is executed on a pulse shaper, switches, a pulse generator, triggers, an inverter, an AND element and a delay element, the output of the first the pulse driver is connected to the first input of the first element I, the second input of which is connected to the inverter output, the output to the first input of the first trigger, the second input of which is combined with the first input of the second trigger and connected to the output of the second / pulse driver, the output of the first trigger is connected to the first input OR element, the first and second switches, the first output of OR element connected to the first input of the third switch and the second input vtorogokommutaTOpa ,; the output of which is connected to the inputs of the delay element, the first output of which is connected to the second inputs of the first and third switches, the output of the pulse generator is connected to the first input of the second element AND and the input of the third pulse generator, the output of which is connected to the third input of the first and second switches and the first input of the third element And; the second input of which is connected to the output of the second trigger, the second input of which is connected to the Start bus, the first inverter, the input of the second pulse driver, the second input of the element. OR and the fourth inputs of the first and second switches are connected to the first input of the control unit, the combined third input of the third switch and the fifth input of the second switch are connected to the second input of the control unit, the input of the first pulse shaper and the sixth input of the Btoporo switch are connected to the third and fourth, respectively; the control unit inputs, the output of the third element And, the output of the third switch, the output of the second element And, the second, third and fourth outputs of the delay element, the output of the first switch are connected respectively to: the first and seventh outputs of the control unit, the SECOND output of the element OR; connected to the second input of the second. : Element And to the eighth output of the control unit.

5. Устройство по П.1, от л и ч ее с тем, что распределитель выполнен на триггерах, инверторе, элементах И и элементе ИЛИ, первый выход первого триггера соединен с первым входом элемента ИЛИ, выход которого соединен с первым входом первого5. The device according to A.1, from l and h with the fact that the valve is made on the triggers, inverter, AND elements and the OR element, the first output of the first trigger is connected to the first input of the OR element, the output of which is connected to the first input of the first

элемента И, второй выход первого триггера соединен с первым входом второго элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход инвертора/соединен с вторым входомelement And the second output of the first trigger is connected to the first input of the second element And, the output of which is connected to the second input of the element OR, the output of the inverter / is connected to the second input

второго элемента И и первыми входами второго тригера и третьего элемента И, выход второго триггера соединен с вторым входом третьего элемента И и., первым входом четвертого элемента И, объединённые вторые входы первого и четвертого элементовИ и третий вход третьего элемента И подключены к первому входу распределител , объединенные входы первого триггера и инвертора и третий вход четвертого элемента И подключены к второму входу распределител , объединенные третий вход первого элемента И и четвертые входы третьего и четвертого элементов И подключены к третьему входу распределител , выходы первого, четвертого и третьего элементов И подключены соответственно к первому, второму и третьему входам распределител .The second element And the first inputs of the second trigger and the third element And the output of the second trigger is connected to the second input of the third element And I., the first input of the fourth element And the combined second inputs of the first and fourth elements and the third input of the third element And connected to the first input of the distributor , the combined inputs of the first trigger and the inverter and the third input of the fourth element I are connected to the second input of the distributor, the combined third input of the first element AND and the fourth inputs of the third and fourth elements in And connected to the third input of the distributor, the outputs of the first, fourth and third elements And connected respectively to the first, second and third inputs of the distributor.

Изобретение относитс к автоматике и вычислительной технике и предмазначено дл согласовани полосы вход ного сигнала с полосой пропускани анализирующей и измерительной аппаратуры . И.звестно устройство дл временного сжати сигналов, содеращее несколько петель накоплени , с коммутатором и рециркул ционную линию задержки в каждой петле, используемую в качестве запоминающего устройства, сумматор , выход которого вл етс выходом устройства. Устройство содержит также блок управлени , входы элементов запоминани уровн напр жени .и вход коммутатора первой петли накоплени объединены и образуют входную шину устройства } Однако известное устройство не может быть Использовано в задачах автоматического измерени характеристик периодических сигналов, так как не осуществл ет выделение .периода входного сигнала. Кроме того, оно не определ ет оптимальное число измер емых ординат, на периоде сигнала и вследствие этого погрешность аппроксимации входного сигнала может оказатьс выше допустимой, при этом устройство обладает низким быстродействием, так как требует предварительного и независимого нахождени величины периода. Наиболее близким к изобретению по технической сущности и достигаемому эффекту вл етс устройство дл временного сжати входного сигнала, содержащее преобразователь анало -код, блок, временной дискретизации, блок определени периода вхсщного сигнала и блок умножени частоты, первые входы которых подключены к входу устройства , блок управлени , преобразователь код-аналог, выход которого соединен с выходом устройства, блок пам ти , первый вход которого подключен к первому ВЫХОДУ-блока адресации, первый вход последнего соединен е первым входом блока управлени и с первым выходом блока временной дискре тизации первый, второй и третий выходы блока управлени подключены к второму входу блока врем.енной дискретизации , к второму и третьему входам блока адресации соответственно, второй и третий выходы блока временной, дискретизации соединены с вторыми вхо дами бпока управлени и преобразовател аналог-код, соответственно 2 - Недостатком данного устройства вл етс невысокое быстродействие, обу словленное тем, что оно работает.в . три такта, а именно: определение значени периода входного сигнала; запись ординат сигнала на его периоде в блок пам ти; вывод информации. Первые-два такта и определ ют быстродействие устройства: на- запоминание входного сигнала (с проме хуточным . выделением периода и аиалого-цифро ,вым преобразованием) необходимо не двух периодов.входного сигнала В р де измерительных задач в инфранизком диапазоне частот это может оказатьс недопустимым, что дополнительно приводит к ограничению .области применени ., Цель изобретени - повышение быст родействи устройства. Поставленна цель достигаетс тем что в устройство дл сжати информации , содержащее преобразователь аналог-код , первый вход которого объеди нен с первым входом блока временной дискретизации и подключен к входу ус ройства, первый выход блока временно дискретизации соединен с вторым входом преобразовател аналог-код и , первым входом блока управлени второй выход - с перЬым входом блока адресации и вторым входом блока управлени , первый, второй и третий выходы которого соединены соответственно с вторым -ВХОДОМ блока временной дискретизации , вторым и третьим входами бло ка адресации, первый вход которого соединен с первым входом первого блока пам ти , третий выход блока временной дискретизации соединен с четвертым h входом блока управлени ,.и преобразователь код-аналог, выход которого соединен с выходом устройства, введены .регистры записи, коммутатор, второй и ff третий блоки пам ти, распределитель и дешифратор, четвертый выход блока управлени соединен с первым входом первого регистра записи, второй вход которого соединен с выходом hpeo6pa3oвател анало -код, выход - с первыми входами коммутатора, второго и третьего блоков пам ти, вь1ход коммутато ра соединен с первым входом второго регистра записи, второй вход которого соединен с п тым выходом блока управлени , выход - с входом преобразовател код-аналог и вторым входом первого блока пам ти, выходы первого, второго, и третьего блоков пам ти соединены соответственно с вторым, трет тьим и четвертым входами коммутатора, п тый, шестой и седьмой входы которого соединены соответственно с первым, вторым и третьим выходами дешифратора; четвертый выход которого соединен с восьмым входом коммутатора и третьим входом блока управлени , шестой выход блока управлени соединен с четвертым .входом блока адресации и первыми входами дешифратора и распределител , седьмой выход - с п тым входом блока адресации, второй и третий выходы которого соединен соответственно с вторым и третьим входами дешифратора, четвертый выход блока адресации соединен с четвертым входом дешифратора и вторым входом распределител , третий вход которого соединен с восьмым выходом блока управлени , выходы распределител соединены соответственно с третьим вхо дом первого блока пам ти и вторыми входами второго и третьего блоков пам ти, третьи входы которых подключены к первому выходу блока; адрес ;ции .: Кроме того, блок адресации выполнен на коммутаторах, счетчике адреса записи, счетчике адреса считывани , регистре, формирователе импульсов, триггере, инверторе, элементе сравнени , элементе ИJM и элементе И, первые выходы счетчика адреса записи соединены с первыми входами первого коммутатора и первыми входами регистра , выходы которого соединены с Оервыми входами элемента сравнени , выход которого соединен с первым входом Элемента И, выход элемента И соединен с первым входом элемента ИЛИ, выход . которого соединен с первым входом счетчика адреса считывани , первые выходы которого соединены с вторыми S10 входами элемента сравнени и вторыми входами первого коммутатора, выход формировател импульсов соединен с . вторым входом элемента ИЛИ, выход триггера соединен с первыми входами второго и третьего коммутаторов, вто рые входы которых ,объединены с вторы входом элемента И и подключены к выходу инвертора, выход второго коммутатора соединен с вторым входом счетчика адреса считывани , выход третьего коммутатора соединен с, тре .тьими входами первого коммутатора и .элемента сравнени , третий вход третьего коммутатора соединен с шиной логи ческого нул , второй вход регистра подключен к .первому входу бло ка, адресации, вход триггера и третий вход второго коммутатора подключены второму входу блока адресации, мет-. вертый вход первого коммутатора, объ диненные вход инвертора, вход формировател импульсов и четвертые входы второго и третьего коммутаторов и вход счетчика адреса записи подключены соответственно к третьему, четвертому и п тому входам блока адресации , выход первого коммутатора и первый выход счетчика адреса записи подключены соответственно к первому и второму выходам блока адресации, .выход счетчика адреса считывани соединен с третьим входом элемента И и третьим выходом блока адресации, вто рой выход счетчика адреса записи соединен с четвертым выходом блока адресации . При этом дешифратор выполнен на коммутаторе, формирователе импульсов , инверторах, триггерах и элементах И выход формировател импуль сов соединен с входом первого триггера , первый выход которого соединен с первым входом первого элементаИ, второй вход которого соединен с выходом первого инвертора, второй выход первого триггера соединен с первыми входами второго и третьего элементов И, вторые входы которых подключены к соответствующим выходам коммутатора, выход второго элемента И соединен с первым входом четвертог элемента И, второй вход которого через второй инвертор соединен с первы входом коммутатора, выход четвертого элемента И через второй триггер соединен с первыми входами п того и ше того, элементов И, выход третьего эле мента И соединен с вторыми входами 1 .- 6 п того и шестого элементов И, выходы первого,, второго, п того и шестого элементов И соединены с соответствующими выходами дешифратора, объединенные вторые входы коммутатора и четвертого элемента И, третий и четвертый входы коммутатора и объединенные входы первого инвертора и формировател импульсов подключены соответственно к первому, второ.му, третьему и четвертому входам дешифратора. Блок управлени выполнен на формировател х импуль..сов, коммутаторах, . генераторе импульсов, триггерах, инверторе , элементах И, элементе ИЛИ и элементе задержки, выход первого фор-, мировател импульсов соединен с первым входом первого элемента И, второй вход которого соединен с выходом инвертора , выход - с первым входом первого триггера, второй вход которого объединен с первым входом второго ,. триггера и подключен к выходу второго формировател импульсов, выход первого триггера соединен с первыми входами элемента ИЛИ, первого и второго коммутаторов, первый выход элемента ИЛИ соединен с первым, входом третьего коммутатора и вторым входом второго коммутатора, выход которого соединен с входом элемента задержки, первый вы-, ход которого соединен с вторыми входами первого и третьего коммутаторов, выход генератора импульсов соединен с первым входом второго элемента И и входом третьего формировател импуль-. сов, выход которого соединен .с. третьим входом первого и второго комму- таторов и первым входом-третьегоэлемента И, второй вход которого соединен с выходом второго триггера, второй вход которого подключен к шине Пуск, вход первого инвертора, вход второ-} го формировател импульсов, второй вход элемента ИЛИ и черветрые входы первого и второго коммутаторов подключены к первому входу блока управлени , объединенные третий вход третьего коммутатора и п тый вход второго коммутатора подключены к второму входу блока управлени , вход первого формировател импульсов и шестой вход второго коммутатора подключены соответственно к третьему и четвертому входам блока управлени , выход третьего элемента И, выход третьего коммутатора, выход второго элемента И, второй, третий и четвертый выходы элемента задержки, выход первого коммутатора подключены соответственно к первому-седьмому выходам блока управлени , второй выход элемента ИЛИ подключен к второму входу второго элемента И и восьмому выходу блока управлени . Кроме того, распределитель выполнен на триггерах, инверторе, элементах И и элементе ИЛИ, первый выход первого триггера соединен с первым входом элемента ИЛИ, выход которого соединен с первым входом первого эле мента И, второй выход первого триггера соединен с первым входом второг элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход инвертора соединен с вторым входом второго элемента И и первыми входами второго триггера и третьего элемента И, выход второго триггера соедине с.вторым входом третьего элемента И, и первым входом четвертого элемента И, объединенные вторые входы первого и четвертого элемента И и третий вхо третьего элемента И подключен к первому входу распределител , объединен ные входы первого триггера и инверто ра и третий вход четвертого элемента И подключен к второму входу распределител , объединенные третий вход первого элемента И и четвертые входы третьего и четвертого элементов И подключены к третьему входу распределител , выходы первого, четвертого и третьего элементов И подклю)ены соответственно к первому, второму и третьему входам распределител . На фиг.1 изображена структурна схема устройства дл сжати информации; на фиг.2 - пример выполнени блока адресации; дешифратора; блока управлени ; распределител соответст венно; на фиг.6 - пример организации процессов записи и перезаписи информации в,блоках пам ти; на фиг.7 и 8временныё диаграммы работы устройств Устройство дл сжати информации содержит (фиг.1) преобразователь 1 аналог-код, блок 2 временной дискретизации , блок 3 управлени , преобразователь код-аналог, блок 5 пам ти блок 6 адресации, первый 7 и второй 8 регистры записи, коммутатор 9, дешифратор 10, распределитель П, второй 12 и третий 13 блоки пам ти. Блок 6 адресации выполнен (.2) на счетчике 1 адреса записи, регистре 15, элементе 16 сравнени , счетчике 17 адреса считывани , ком1 11 8 мутаторах 18-20, элементе И 21, элементе ИЛИ 22, формирователе 23 импульсов , триггере 2 и инверторе 25. Дешифратор 10 выполнен (фиг. на, элементах И , на инверторах 32 и 33, триггерах з4 и 35, формирователе Зб импульсов и коммутаторе 37 Блок 3 управлени (фиг. ) выполнен) на элементах И 38-40, формировател х импульсов, генераторе импульсов , триггерах 5 и 46, инверторе 47, элементе КЛИ 48, коммутаторах 49-51, элементе 52 задержки. Распределитель (фиг.5) П выполнен на элементах И , триггерах 57 и 58, элементе ИЛИ 59 и инверторе 60. Устройство дл сжати (фиг,1) информации работает следующим образом. Входной периодический сигнал поступает на первые входы преобразовател 1 аналог-код и блока 2 временной дискретизации, первый из которых осуществл ет аналого-цифровое преобразование входного сигнала, а второй формирует последовательность импульсов запуска преобразовател ;1. аналог-код. Блок 2 временной дискретизации выполнен и работает, например , аналогично известному устройству (последовательно включенные блоки определени периода и умножени частоты ) . После запуска устройства (команда на шине Пуск в блоке 3.правлени ) блоком 2 осуществл етс формирование частоты временной дискретизации входного сигнала таким образом, чтобы в течение одного периода входного сигнала было сформировано М -2М отсчетов. Минимальное количество отсчётов входного сигнала М на его периоде выбирает с ,-.и сход из допустимой погрешности восстановлени . При, этом на второй вход блока 2 временной дискретизации поступает последовательность импульсов с первого выхода блока 3 управлени . Однако, в Отличие от известного устройства преобразование аналог-код осуществл етс в течение одного периода входного сигнала одновременно с процессом итеративного формировани шага дискретизации . Работа устройства осуществл етс в двух режимах. В первом режиме в течение одного периода входного сигнала осуществл етс аналого-цифровое преобразование по итеративно формирующейс частоте дйс.кретизаиии и запоминание цифровых отсчетов в : /блоках 5,12 и 13 пам ти (эти блоки идентичны как по организации, так и по емкости пам ти) с организацией перезаписи необходимых отсчетов после, каждого итеративного изменени частоты дискретизации. Во втором режиме по окончании периода входного сигнала осуществл етс считывание цифровой информации из блоков 5, 12 и 13 пам ти и ее преобразование в аналогевую форму с одновременным преобразиванием временного масштаба иссдедувг мого сигнала. Процесс записи; поступающей информа ции и перезаписи, ранее запомненной, иллюстрируетс на фиг.6 и 7. С максимальной частотой fjj осуществл етс запись сначала в блок 5 пам ти, а затем - а блок 12 пам ти. Полное заполнение пам ти этих блоков означает, что должна уменьшитьс в два раза частота запуска преобразовател 1 аналог код, а из ранее запомненной информации может быть использована лишь кажда втора ордината, соответствующа новому (удвоенному) значению шага дискретизации. С этой целью одновременно с записью новой текущей информации с «рвым шагом дискретизации в рвободный блок 13 пам ти осу щвствл етс последовательно считывание информации из каждой второй чейки сначала блока 5 пам ти, а затем блока 12 пам ти и запись этой информации в блок 5 пам ти. В качестве примера в диаграмме (фиг.6) дл спуча М 8 показана последовательность записи текущей и перезаписи ранее запомненной информации. В горизонтальных строках таблицы, соответствующих режимам записи и считывани информации, ЦИФРЫ; означают количест.-. во периодов частоты fg дл отсчетов входноТо сигнала, наход щихс в соответствую1ф4Х чейках блоков 5, 12 и,13 пам ти, -а стрелки указывают, откуда и куда осуществл етс перезапись информации . После очерёдного изменений шага временной дискретизации запись текущей информации будет осуществл ть с в освободившийс блок 12 пам ти и перезапись необходимой информации из .блоков 5 и 13 в блок 5 пам ти и , Дл организации работы блоков 5i 1:2 и 13 пам ти при записи текущей информации дешифратор 10 переключает :коммутатор -9: или на выход преобразовател 1 аналог-код через регнст0 |7, или на выход одного из блоков 5, 10 1 12 и 13 пам ти. Дешифратор 10 осуществл ет дешифрацию состо ний блока 6 адресации, а распределить 11 осуществл ет тактирование записи ин формации в блоки 5 12 и 13 пам ти. Блок 2 временной дискретизации на своем втором выходе формирует сигнал разрешени , равный Длительности одного периода входного сигнала, который, поступа на второй вход блока 3 управлени и первый вход блока 6 адресации- , разрешает начало работы всего устройства, е первого и третьего выходов блока 2 временно дискретизации последовательностигимпульсовчастоты вывода и запуска преобразовател 1 ана- , ЛО1-код поступают соответственно на первый и четвертый входы блока 3 управлени , из, которых в последнем формируютс на третьем, четвертом, восьмом, шестом и п том выходах последоватёл.ьности импульсов соответственно, смены адреса считывани информации, записи в регистр 7, тактировани распределител 11, смены адреса записи информации , записи в регистр 8. С седьмого выхода блока 3 управлени на п тый вход блока 6 адресации поступает последовательность импульсов на коммутацию адресов записи и считывани В Св зи с тем, что период входного сигнала может закончитьс ,в прои.звольный момент времени, т.е. когда заполнена только часть ёмкости блоков 12 .и 13 пам ти, необходимо завершить процесс перезаписи ранее запомненной информации, дл чего в блоке 3 Управлени на его шестом выходе формируетс сигнал, равный по, .длительности сумме длительности периода входного сигнала Ti-.и дополнительного интервала времени дТ, обеспечивающего завершение перезаписи информации. С четвертого выхода дешифратора 10 на третий вход блока 3 управлени поступает сигнал переключени коммутатора 9 на выход блока 5 пам ти-дл организации перехода работы устройства после первоначальной записи информации в блоки 5 и 12 .пам ти в циклический режим попеременного использовани блоков 12 и 13 пам ти. По екон.чаний периода входного сигнала и завершени перезаписи информации блокируетс по первому входу распределитель 11, а в блоке б адресации- начинает циклически формироватьс Гпоследовательность адресов счи- тывани информации, котора с выхода 11 регистра 8 поступает на вход преобразовател t код-аналог и далее на выход устройства. Таким образом, благодар введению новых узлов и св зей обеспечиваетс повышение быстродействи за счет сокращени времени запоминани информа ции с двух периодов входного сигнала до одного Блок адресации работает следующим образом (фиг,2, 6 и 7). В первом режиме работы устройства блок 6 адресации обеспечивает формирование адресов записи новой информации , а также адресов считывани и перезаписи старой информации. Последовательность импульсов смены адреса записи информации с -седьмого выхода блока 3 управлени поступает на вход счетчика адреса записи, разр дность которого R определ етс с учетом соотношений 2 2М по формул од 2, причем старший разр д счетчика И адреса записи вформировании адреса записи не используетс . Сигналы с вы ходов N младших разр дов поступают на регистр 15 и на первые входы коммутатора 18, сигналы с выходом N-ro и (N+I)TO разр дов поступают соответственно на вт.орой и четвертый выходы блока 6 адресации. Последовательность импульсов смены адреса счи тывани с второго выхода блока 3 управлени через коммутатор 19 поступает на второй (счетный) вход счетчика 17 адреса считывани с разр дностью , равной N. Каждый i-и-разр дный выход счетчика 17 адреса считывани , кроме N-ro (старшего разр да) соединен с (+1)-м разр дным вторым входом .коммутатора 18, а на первый (младший разр д) вход подан сигнал логического нул (через коммутатор 20). Этим обеспечиваетс считывание информации из каждой второй чейки блоков 5, 12 и 13 пам ти. Адреса считывани или записи через коммутатор 18 поступают на первый выход блока. Во втором режиме работы устройства команда с седьмого выхода блока 3 управлени осуществл ет (фиг.2) сбро в нулевое состо ние счетчика 17 адре са считывани и переключает коммутаторы 19 и 20, благодар чему к первому входу счетчика 17 адреса считывани через коммутатор 19 подключаетс выход триггера и он же через комП мутатор- С соедин етс с первым входом второй группы коммутатора 18, т.е. счетчик 17 адреса считывани и триггер 2 объедин ютс в один счет-. чик с разр дностью, равной Ri Эти переключени обеспечивают считывание всей информации, хран щейс в блоках пам ти. Дл организации циклического , считывани , так же как и в известном устройстве осуществл етс запоминание последнего адреса записи (в регистре 15 по окончании периода входного сигнала) и непрерывна работа счетчика 17 адреса считывани с периодическим его сбросом внулевое состо ние элементом 16 эквивалентности ;при равенстве кодов, поступающих на две группы входов последнего . Дешифратор 10 (фиг.З) обеспечивает управление коммутатором 9 по .результатам логического анализа сигна лов, поступающих с второго,третьего и четвертого выходов блока 6 адресации . Формирование команд управлени коммутатором 9 иллюстрируетс на временной Диаграмме (фиг.7). С началом периода входного сигнала на первом выходе дешифратора 10 (выход элемента И 26) формируетс команда, разрешающа прохождение информации через коммутатор 9 с выхода преобразовател 1 аналог-код (через регистр 7), длительность которой определ етс продолжительностью полного заполнени информацией блока 5 пам ти. Затем , после заполнени информацией блока 12 .пам ти, на втором выходе дешифратора 10 формируетс циклическа команда (по сигналу с второго выхода блока 6 адресации, разрешающа прохождение информа.ции через коммутатор 9 с выхода блока 5 пам ти, дл обеспечени перезаписи информации; На третьем и четвертом выходах дешифратора 10 формируютс циклические команды дл попеременной перезаписи информации из блоков 12 и 13 пам ти в блок 5 пам ти. По окончании периода входного сигнала и завершени перезаписи старой информации на второго, третьего или четвертом выходах формируютс аналогичные команды, но уже по сигналу, поступающему с третьего выхода блока 6 адресации, благодар чему осуществл етс считывание информации с блоков- 5 и 12 или 13 пам ти с последующим .преобразованием в аналогову у форму. Блок 3 управлени работает следующим образом (фигЛ). После подачи команды Пycк опро кидываетс триггер 45, разреша прохождение последовательности импульсо генератора импульсов (через формирователь З импульсов) через элемент И 38 на первый выход блока. С началом периода входного сигнала и на его длительность через комм таторы kS и 50 поступают последовательности импульсов смены адресов записи и считывани соответственно, через элементы И 39 - сигналы, например ти па меандр , на управление коммутатором 18 (в блоке 6 адресации), на четвертом, п том и седьмом выходах ( с линии 52 задержки) формируютс им пульсы записи в регистр 7 тактировани распределител 11 и- записи в регистр 8 соответственно (на.фиг.8) По окончании периода входного сигнала формирователь k2 импульсов опро кидывает триггеры 5 и 46, при этом блокируетс элемент 38 И, а на восьмом выходе блока сохран етс разрешающий потенциал до.момента, когда на фор.мирователь kl импульсов поступит .первый положительный фронт с Bto рого выхода дешифратора 10, по котог рому триггер Ц6 обнул етс (фиг,7). Таким образом формируетс команда, по продолжительности равна .сумме величины периода входного сигнала Т и промежутка времени AT, необходимо го дл завершени перезаписи (упор дочивани ) старой информации. На этот промежуток времени ft Т осуществл етс .переключение коммутаторов k3 и 51, / благодар чему тактирование работы всего устройства ускор етс за счет того, что через них начинает поступать частота генератора (4 импульсов После завершени перезаписи старой информации, т.е. пЬ окончании интервала времени (Т+ лТ) блокируютс элемент. И 39 и коммутатор kS, а че рез коммутаторы 50 и 51 поступает по . следовательность импульсов частоты вы вода информации с второго .выхода бло, ка 2 временной дискретизации. Вывод информации осуществл етс до нового запуска устройства. Распределитель 11 (фиг.5) работает следующим образом. В течение промежутка времена (Т+ДТ) на первый вход распределител 11 подан разрешающий потенциал, а на третий - последовательность импульсов частоты записи информации с п того выхода блока 3 управлени . Эти импульсы поступают на выходы распределител в .соответствии с временной диаграммой (фиг.7). Триггер 57 в начальном состо нии установлен в нулевое положение , благодар чему открыт элемент И 53 и осуществл етс первоначальна запись информации в блок 5 пам ти. Лосле изменени состо ни (N+1)-rb Разр да счетчика И адреса записи блокируютс элементы И 5б и 53 и-переключаетс триггер 58, благодар чему открываетс элемент И 5 и разрешаетс первоначальна запись в блок 12 пам ти. Затем, после прихода каждого очередного отрицательного фронта переключаетс триггер 57 а после прихода каждого положительного фронта переключаетс триггер 58, благодар чему разрешаетс посто нно перезапись в блок 5 пам ти и. попеременно разрешаетс запись новой информации в блоки 12и 13 пам ти. По окончании команды (+ ДТ) блокируютс элементы И 53-55. Введение новых блоков и соответствующа организаци св зей обеспечивают -значительное повышение быстродействи , устройства. Так, если в известном устройстве от момента запуска до момента начала вывода информации затрачиваетс 2-2,5 периода входного сигнала, то в предложенном устройстве 1-1,5 периода. Таким образом, обеспечиваетс повышение быстродействи в 1,7-2 раза, что приведет к расширению области применени и сокращению затрат при использовании устройства. Кроме того, становитс возможной регистраци однократных неповтор ющихс процессов.The invention relates to automation and computing and is intended to match the input signal bandwidth with the bandwidth of the analyzing and measuring equipment. AND. There is a device for temporarily compressing the signals, containing several accumulation loops, with a switch and a recirculation delay line in each loop used as a storage device, an adder, the output of which is the output of the device. The device also contains a control unit, inputs of voltage level memory elements. and the input of the switch of the first accumulation loop is combined and form the input bus of the device} However, the known device cannot be used in the tasks of automatic measurement of the characteristics of periodic signals, since it does not make a selection. input period. In addition, it does not determine the optimal number of measured ordinates, on the signal period and, as a result, the approximation error of the input signal may be higher than acceptable, and the device has a low speed, since it requires prior and independent determination of the period value. The closest to the invention in technical essence and the achieved effect is a device for temporarily compressing the input signal, containing a converter analog-code, block, time sampling, block for determining the period of the internal signal and frequency multiplying unit, the first inputs of which are connected to the input of the device, control block , the code-analogue converter, the output of which is connected to the output of the device, the memory block, the first input of which is connected to the first OUTPUT-addressing unit, the first input of the last connected first By the input of the control unit and with the first output of the time discretization unit, the first, second and third outputs of the control unit are connected to the second input of the time unit. sampling, to the second and third inputs of the addressing block, respectively, the second and third outputs of the time block, the sampling is connected to the second inputs of the control unit and the analog-code converter, respectively 2 - The disadvantage of this device is that it is slow works. at . three cycles, namely: determining the value of the period of the input signal; recording the ordinates of the signal on its period in the memory block; information output. The first or two cycles and determine the speed of the device: the input signal is memorized (with intermediate signal). the separation of the period and the aialo-digital conversion of a) need not two periods. of the input signal In a number of measurement tasks in the infra-low frequency range this may be unacceptable, which additionally leads to a limitation. application areas. The purpose of the invention is to increase the speed of the device. The goal is achieved by the fact that a device for compressing information containing an analog-code converter, the first input of which is combined with the first input of the time-sampling unit and connected to the input of the device, the first output of the time-sampling unit is connected to the second input of the analog-code converter and, the first input of the control unit is the second output - with the first input of the addressing unit and the second input of the control unit, the first, second and third outputs of which are connected respectively to the second - INPUT of the time block ation, second and third inputs blo ka addressing a first input coupled to a first input of the first memory block, the third output time sampling unit coupled to a fourth input of the control unit h,. and a code-equivalent converter, the output of which is connected to the output of the device, is entered. the write registers, the switch, the second and ff third memory blocks, the valve and the decoder, the fourth output of the control unit is connected to the first input of the first recording register, the second input of which is connected to the output of hpeo6pa3 body analogue code, the output to the first inputs of the switch, second and third memory blocks, the upstream switch is connected to the first input of the second recording register, the second input of which is connected to the fifth output of the control unit, the output to the input of the code-analogue converter and the second input of the first memory block, the outputs of the first, W cerned, and third storage units are connected respectively to the second, third and fourth switch tim inputs, the fifth, sixth, and seventh inputs of which are connected respectively to the first, second and third outputs of the decoder; the fourth output of which is connected to the eighth input of the switch and the third input of the control unit, the sixth output of the control unit is connected to the fourth. the address of the addressing unit and the first inputs of the decoder and the distributor, the seventh output - with the fifth input of the addressing unit, the second and third outputs of which are connected respectively to the second and third inputs of the decoder, the fourth output of the addressing unit and the second input of the distributor, the third input which is connected to the eighth output of the control unit, the outputs of the distributor are connected respectively to the third input of the first memory block and the second inputs of the second and third memory blocks, the third inputs otorrhea connected to the first output unit; address; : In addition, the addressing unit is made on the switches, write address counter, read address counter, register, pulse driver, trigger, inverter, reference element, JM element and AND element, the first outputs of the write address counter are connected to the first inputs of the first switch and the first inputs the register, the outputs of which are connected to the ground inputs of the comparison element, the output of which is connected to the first input of the element AND, the output of the element AND is connected to the first input of the element OR, the output. which is connected to the first input of the read address counter, the first outputs of which are connected to the second S10 inputs of the comparison element and the second inputs of the first switch, the output of the pulse driver is connected to. the second input of the OR element, the trigger output is connected to the first inputs of the second and third switches, the second inputs of which are combined with the second input of the AND element and connected to the inverter output, the second switch output is connected to the second input of the read address counter, the third switch output is connected to, tre. the inputs of the first switch and. comparison element, the third input of the third switch is connected to the logical zero bus, the second register input is connected to. the first input of the block, the addressing, the trigger input and the third input of the second switch are connected to the second input of the addressing block, met-. The first input of the first switch, the integrated inverter input, the pulse driver input and the fourth inputs of the second and third switches and the input of the write address counter are connected to the third, fourth and fifth inputs of the addressing unit respectively, the output of the first switch and the first output of the write address counter are respectively connected to the first and second outputs of the addressing block,. the output of the read address counter is connected to the third input of the AND element and the third output of the addressing unit; the second output of the write address counter is connected to the fourth output of the addressing unit. The decoder is made on a switch, pulse shaper, inverters, triggers and elements. The output of the pulse shaper is connected to the input of the first trigger, the first output of which is connected to the first input of the first element, the second input of which is connected to the output of the first inverter, the second output of the first trigger is connected with the first inputs of the second and third elements And, the second inputs of which are connected to the corresponding outputs of the switch, the output of the second element And is connected to the first input of the fourth element And, the second the input of which through the second inverter is connected to the first input of the switch, the output of the fourth element I through the second trigger connected to the first inputs of the fifth, the above elements AND, the output of the third element I connected to the second inputs 1. - 6 fifth and sixth elements And, the outputs of the first, second, fifth and sixth elements And connected to the corresponding outputs of the decoder, the combined second inputs of the switch and the fourth element And, the third and fourth inputs of the switch and the combined inputs of the first inverter and pulse shaper are connected respectively to the first, second. Mu, the third and fourth inputs of the decoder. The control unit is made on a pulse shaper. . owls, switches,. pulse generator, triggers, inverter, AND elements, OR element and delay element, the output of the first for-, pulse generator is connected to the first input of the first AND element, the second input of which is connected to the inverter output, the output - to the first input of the first trigger, the second input of which combined with the first input of the second,. trigger and connected to the output of the second pulse driver, the output of the first trigger is connected to the first inputs of the OR element, the first and second switches, the first output of the OR element is connected to the first, the input of the third switch and the second input of the second switch, the output of which is connected to the input of the delay element, the first you-, the course of which is connected to the second inputs of the first and third switches, the output of the pulse generator is connected to the first input of the second element And and the input of the third pulse generator -. owls, the output of which is connected. with. the third input of the first and second switches and the first input of the third element I, the second input of which is connected to the output of the second trigger, the second input of which is connected to the Start bus, the input of the first inverter, the input of the second pulse former, the second input of the OR element and wind chambers the inputs of the first and second switches are connected to the first input of the control unit, the combined third input of the third switch and the fifth input of the second switch are connected to the second input of the control unit, the input of the first pulse generator and the six The second input of the second switch is connected to the third and fourth inputs of the control unit, the output of the third element I, the output of the third switch, the output of the second element And, the second, third and fourth outputs of the delay element, the output of the first switch are respectively connected to the first to seventh outputs of the control unit, the second output of the element OR is connected to the second input of the second element AND and the eighth output of the control unit. In addition, the distributor is made on the trigger, inverter, AND elements and the OR element, the first output of the first trigger is connected to the first input of the OR element, the output of which is connected to the first input of the first And element, the second output of the first trigger is connected to the first input of the second element AND the output of which is connected to the second input of the OR element, the output of the inverter is connected to the second input of the second element AND and the first inputs of the second trigger and the third element AND, the output of the second trigger is connected to. the second input of the third element And, and the first input of the fourth element And, the combined second inputs of the first and fourth element And the third input of the third element And connected to the first input of the distributor, the combined inputs of the first trigger and inverter and the third input of the fourth element And connected to the second the input of the distributor, the combined third input of the first element And the fourth inputs of the third and fourth elements And connected to the third input of the distributor, the outputs of the first, fourth and third elements And connected to etstvenno to first, second and third inputs of the distributor. FIG. 1 shows a block diagram of a device for compressing information; in fig. 2 shows an example of performing an addressing unit; decoder; control unit; distributor, respectively; in fig. 6 shows an example of organization of the processes of recording and rewriting information in, memory blocks; in fig. 7 and 8 time diagrams of device operation The device for compressing information contains (FIG. 1) analog-to-code converter 1, time sampling unit 2, control block 3, analog-code converter, memory block 5 addressing block 6, first 7 and second 8 write registers, switch 9, decoder 10, distributor P, second 12 and third 13 memory blocks. Unit 6 addressing completed (. 2) on the write address counter 1, register 15, comparison element 16, read address counter 17, com 11 8 mutators 18-20, AND 21, element OR 22, pulse shaper 23, trigger 2 and inverter 25. The decoder 10 is made (FIG. on the elements And, on the inverters 32 and 33, the triggers 3 and 35, the pulse generator Z and the switch 37 Control unit 3 (FIG. ) performed on the elements And 38-40, pulse formers, pulse generator, triggers 5 and 46, inverter 47, element CLI 48, switches 49-51, delay element 52. Distributor (FIG. 5) P is made on the elements And, the triggers 57 and 58, the element OR 59 and the inverter 60. The device for compressing (FIG. 1) the information works as follows. The input periodic signal is fed to the first inputs of the analog-code converter 1 and time sampling unit 2, the first of which performs analog-to-digital conversion of the input signal, and the second generates a sequence of converter start-up pulses; 1. analogue code. The time sampling unit 2 is made and operates, for example, similarly to the known device (series-connected units for determining the period and frequency multiplication). After starting the device (command on the bus Start in block 3. control) by block 2, the sampling frequency of the input signal is formed so that M – 2 M samples are formed during one period of the input signal. The minimum number of samples of the input signal M on its period selects s, -. and a descent from the permissible error of restoration. In this case, a sequence of pulses from the first output of the control unit 3 is fed to the second input of the time sampling unit 2. However, in contrast to the known device, the analog-code conversion is performed during one period of the input signal simultaneously with the process of iteratively forming a sampling step. The device operates in two modes. In the first mode, during one period of the input signal, analog-to-digital conversion is performed over the iteratively formed frequency dyc. Cretizing and storing digital samples in: / blocks 5,12 and 13 memory (these blocks are identical both in organization and memory capacity) with the organization of rewriting the necessary samples after each iterative change of the sampling rate. In the second mode, at the end of the input signal period, digital information is read from memory blocks 5, 12, and 13 and converted into analogue form with simultaneous transformation of the time scale of the output signal. Recording process; incoming information and rewriting previously memorized is illustrated in FIG. 6 and 7. With a maximum frequency fjj, the recording is first carried out in memory block 5, and then in memory block 12. The full filling of the memory of these blocks means that the frequency of starting the converter 1 analogue code should be halved, and from the previously stored information only each second ordinate corresponding to the new (twice) value of the sampling step can be used. For this purpose, simultaneously with the recording of the new current information, with the first sampling step in the free memory block 13, the information from each second cell is sequentially read, first of the memory block 5, and then of the memory block 12 and writing this information into the memory block 5 ti. As an example in the diagram (FIG. 6) for Speech M 8, the sequence of recording the current and rewriting previously stored information is shown. In the horizontal rows of the table, corresponding to the modes of recording and reading information, FIGURES; mean amount. -. in periods of frequency fg for samples of the input signal, located in the corresponding 1f4x cells of blocks 5, 12 and, 13 memory, and the arrows indicate where and from where the information is being overwritten. After the successive changes in the time discretization step, the current information will be recorded from into the freed-up memory unit 12 and the necessary information will be overwritten from. blocks 5 and 13 in memory block 5 and, for organizing the operation of blocks 5i 1: 2 and 13 memory, when writing current information, the decoder 10 switches: switch -9: or to the output of converter 1 analog-code through regnost0 | 7, or to output of one of blocks 5, 10 1 12 and 13 of memory. The decoder 10 performs the decryption of the states of the addressing unit 6, and allocating the 11 performs the clocking of the recording of information into the memory blocks 5 12 and 13. The time sampling unit 2 at its second output generates a resolution signal equal to the Duration of one period of the input signal, which, arriving at the second input of the control unit 3 and the first input of the addressing unit 6, allows the whole device to start working, and the first and third outputs of the unit 2 are temporarily sampling a sequence of pulses of output frequency and starting converter 1 ana-, LO1-code are fed to the first and fourth inputs of control unit 3, respectively, from which in the latter are formed on the third, fourth, in the seventh, sixth and fifth outs followed. The pulses are correspondingly changed by changing the address of reading information, writing to register 7, clocking the distributor 11, changing the address of writing information, writing to register 8. From the seventh output of the control unit 3 to the fifth input of the addressing unit 6, a sequence of pulses is received to switch the write and read addresses B in connection with the fact that the period of the input signal may end in the program. momentary moment of time, t. e. when only part of the capacity of blocks 12 is filled. and 13 of the memory, it is necessary to complete the process of overwriting the previously stored information, for which in block 3 of the Control, at its sixth output, a signal equal in, is generated. the duration of the sum of the duration of the period of the input signal Ti-. and an additional time interval dT, ensuring the completion of the rewriting of information. From the fourth output of the decoder 10 to the third input of the control unit 3, the switching signal of the switch 9 to the output of the memory unit 5 is received to organize the transfer of the device operation after the initial recording of information into the blocks 5 and 12. memory in a cyclic mode of alternate use of memory blocks 12 and 13. According to econom. The input signal is blocked at the first input of the distributor 11, and in the addressing block B, a sequence of readout addresses starts to be generated cyclically. From the output 11 of the register 8 it goes to the input of the converter t code analogue and then to the output of the device . Thus, by introducing new nodes and connections, the performance is improved by reducing the time required for storing information from two periods of the input signal to one. The addressing unit works as follows (Figs. 2, 6 and 7). In the first mode of operation of the device, the addressing unit 6 provides the formation of addresses for recording new information, as well as addresses for reading and rewriting old information. The sequence of pulses for changing the information recording address from the seventh output of control unit 3 is fed to the input of the write address counter, the size of which R is determined taking into account the 2 2M ratios using formulas 2, and the most significant bit of the AND write address counter is not used in the recording address. The signals from the outputs of the N low bits are fed to the register 15 and to the first inputs of the switch 18, the signals with the output of the N-ro and (N + I) TO bits are received respectively by watts. opy and fourth exits block 6 addressing. The sequence of pulses of change of the readout address from the second output of the control unit 3 through the switch 19 enters the second (counting) input of the counter 17 of the readout address with a width equal to N. Each i-and-bit output of the read address counter 17, except for the N-ro (high-order), is connected to the (+1) -th bit second input. switch 18, and the first (least significant bit) input is given a logical zero signal (through switch 20). This ensures that information is read from every second cell of memory blocks 5, 12, and 13. The read or write addresses through the switch 18 arrive at the first output of the block. In the second mode of operation of the device, the command from the seventh output of the control unit 3 is carried out (Fig. 2) reset to the zero state of the read address counter 17 and switch the switches 19 and 20, so that the trigger input is connected to the first input of the read address counter 17 via the switch 19 and connected to the first input of the second switch group via the switch M 18, t. e. the read address counter 17 and the trigger 2 are combined into one counter. Chip with a width equal to Ri. These switches provide readout of all information stored in the memory blocks. To organize the cyclic reading, as well as in the known device, the last write address is memorized (in register 15 after the input signal period expires) and the read address counter 17 continuously operates with its periodic reset to the zero state by the equivalence element 16; arriving at the two groups of inputs last. The decoder 10 (FIG. H) provides control switch 9 through. the results of the logical analysis of signals from the second, third, and fourth outputs of the addressing unit 6. The generation of control commands for the switch 9 is illustrated in the timing diagram (FIG. 7). At the beginning of the input signal period, the first output of the decoder 10 (output of the element 26) forms a command allowing information to pass through the switch 9 from the output of the converter 1 analog-code (through register 7), the duration of which is determined by the duration of the complete filling with information from memory block 5 . Then, after filling in the information with block 12. memory, a cyclic command is formed at the second output of the decoder 10 (by a signal from the second output of the addressing unit 6, the information is allowed to pass. through switch 9 from the output of memory block 5, in order to ensure the rewriting of information; The third and fourth outputs of the decoder 10 form cyclic instructions for alternately rewriting information from memory blocks 12 and 13 into memory block 5. At the end of the input signal period and the completion of rewriting old information on the second, third or fourth outputs, similar commands are generated, but already by a signal from the third output of addressing block 6, thereby reading information from blocks 5 and 12 or 13 of memory followed by . conversion to analogue form. The control unit 3 operates as follows (FIG.). After the PUSK command is issued, trigger 45 is triggered, allowing the pulse generator pulse sequence (through the pulse generator 3) to pass through the AND 38 element to the first output of the block. With the beginning of the input signal period and its duration, the kS and 50 switches receive pulse sequences for changing the write and read addresses, respectively, through the AND 39 elements, such as type and square meters, to control switch 18 (in block 6 of addressing), on the fourth , the fifth and seventh outputs (from the delay line 52) are generated by pulses of writing to the register 7 of clocking of the distributor 11 and of writing to the register of 8, respectively (on. FIG. 8) At the end of the period of the input signal, the driver of k2 pulses triggers triggers 5 and 46, while element 38 I is blocked, and at the eighth output of the block, the resolving potential is maintained up to. moment when the odds. worldlord kl pulses will arrive. the first positive edge from the Bto of the output of the decoder 10, on which the flip-flop Q6 is zeroed (Fig. 7). Thus a team is formed, equal in duration. the sum of the value of the input signal period T and the time interval AT, necessary to complete the rewriting (ordering) of the old information. At this time, ft T is carried out. switching the switches k3 and 51, / due to which the clocking of the operation of the entire device is accelerated due to the fact that the generator frequency starts to flow through them (4 pulses After completion of overwriting the old information, t. e. At the end of the time interval (T + LT), the element is blocked. And 39 and the switch kS, and through the switches 50 and 51 comes through. a sequence of frequency pulses output information from the second. output block ka 2 time sampling. Information output is carried out before the new launch of the device. The distributor 11 (FIG. 5) works as follows. During the time interval (T + DT), the first potential of the distributor 11 is fed to the resolving potential, and the third - to the sequence of pulses of the information recording frequency from the fifth output of the control unit 3. These pulses come to the outputs of the distributor. according to the timing diagram (FIG. 7). The trigger 57 in the initial state is set to the zero position, whereby the element 53 is opened and the information is initially recorded in the memory block 5. Due to the change in the state (N + 1) -rb. The counter's size and write address are blocked by elements of AND 5b and 53 and trigger 58 is switched, so that element And 5 is opened and the initial record is allowed in memory block 12. Then, after the arrival of each successive negative edge, the trigger 57 is switched, and after the arrival of each positive edge, the trigger 58 is switched, which is why it is allowed to constantly rewrite into memory block 5 and. writing new information to memory blocks 12 and 13 is alternately enabled. At the end of the command (+ DT), And 53-55 elements are blocked. The introduction of new units and the appropriate organization of communications provide a significant improvement in the speed of the device. So, if in the known device from the moment of start up to the beginning of the output of information 2-2.5 periods of the input signal are spent, then in the proposed device 1-1.5 periods are spent. Thus, the performance is increased by 1.7-2 times, which will lead to the expansion of the field of application and reduce costs when using the device. In addition, the registration of one-time non-repeating processes becomes possible.

RxodRxod

ВМЛ9 ... вЛвдв .ixoavVML9 ... vlvdv .ixoav

. л . L . l L

JJ

Biiod2 вкодд: dwdl Фие.5Biiod2 vkodd: dwdl fie.5

ttKoSettKoSe

II

OtfxefOtfxef

входдentrance

dxodZdxodZ

Фиг. 5FIG. five

jnJOJ LJTJ-UrijnJOJ LJTJ-Uri

с/зперениеwith / perception

п n nn n n

J L.J U J L J с.J L. J U J L J p.

iiiiHi iiiiHHiiiiiiiHi iiiiHHiii

гтrm

1I 471I 47

I Выдод Сг San Зап Сг %/; I I I I I Cd San Zap Cr% /; I I I I

ЗапРгZaprg

ЗапРг.гGO

/А/BUT

г.8 Сг Зап I г8 Cr Zap I g

Claims

1. INFORMATION, analogue code, the first input of which is combined with the first input of the temporary sampling unit and connected to the input of the device, the first output of the temporary sampling unit is connected to the second input of the analog-code converter and the first input of the control unit _{f the} second output is with the first input of the unit addressing and the second input of the control unit, the first, second and third outputs of which are connected respectively to the second input of the time sampling unit, the second and third inputs of the addressing unit, the first output of which is connected to the first input of the memory block, the third output of the temporary sampling unit is connected to the fourth input of the control unit, and a code-analog converter, the output of which is connected to the output of the device, characterized in that, in order to increase the speed of the device, recording registers are introduced into it , switch, second and third blocks. memory, allocator and decoder, fourth output of the control unit _; it is single with the first input of the first write register, the second input of which is connected to the analog-code converter output, the output is with the first inputs of the switch, the second and third memory blocks, the switch output is connected with the first input of the second write register, the second input of which is connected to the fifth output of the block control, output - with the input of the code-converter and the second input of the first memory block, the outputs of the first, second and third memory blocks are connected respectively to the second, third and fourth inputs of the switch, the fifth, sixth and the seventh inputs of which are connected with the first, second and third outputs of the decoder, the fourth output of which is connected to the eight NttJM input of the switch and the third input of the control unit, the sixth output of the control unit is connected to the fourth input of the addressing unit and the first inputs of the decoder and distributor, the seventh output is with the fifth input of the addressing unit, the second and third outputs of which are connected respectively to the second and third inputs of the decoder, the fourth output of the addressing unit is connected to the fourth input of the decoder and: orym inlet distributor, whose third input is connected to the eighth output control unit outputs on the distributor respectively connected to the third input of the first storage unit and to second inputs of the second and third storage units, the third inputs of which are connected to the first output of the addressing unit '

2. The device according to claim 1, with the exception that the addressing unit

, .. SU 10437 P

I I.

10 * 437 and is made on the switches, the counter of the write address, the counter of the read address, the register, the pulse shaper, the trigger, the inverter, the comparison element, the OR element, and the AND element, the first outputs of the write address counter are connected to the first inputs of the first switch and the first inputs of the register, the outputs of which are connected to the first inputs of the comparison element, the output of which is connected to the first input of the AND element, the output of the AND element is connected to the first input of the OR element, the output of which is connected to the first input of the read address counter the first outputs of which are connected to the second inputs of the comparison element and the second inputs of the first switch, the output of the pulse shaper is connected to the second input of the OR element, the output of the trigger is connected to the first inputs of the second and third switches, the second inputs of which are combined with the second input of the element And connected to the output inverter, the output of the second switch is connected to the second input of the read address counter, the output of the third switch is connected to the third inputs of the first switch and the comparison element, the third input is the third of the first switch is connected to the logical zero bus, the second input of the register is connected to the first input of the addressing unit, the trigger input and the third input of the second switch are connected to the second input of the addressing unit, the fourth input of the first one, the switch, the combined inverter input, the pulse former input and the fourth inputs of the second and the third switch and the input of the write address counter are connected respectively to the third, fourth and fifth inputs of the addressing unit, the output of the first switch and the first output of the write address counter are connected with responsibly to the first and second outputs of the addressing unit, an output read address counter is connected to the third input of the AND output and the third addressing unit, the second output of the write address counter soedine'n a fourth output addressing unit.

3. The device according to π.1, distinguished by the fact that the decoder is made on the switch, pulse shaper, inverters, triggers and AND elements, the output of the pulse shaper is connected to the input) of the first trigger, the first output of which connected to the first input of the first element And, the second input of which is connected to the output of the first inverter, the second output of the first trigger is connected to the first inputs of the second and third elements And, the second inputs of which are connected to the corresponding terminals of the switch, 'the output of the second element And is connected to the first. the input of the fourth element AND, the second input of which through the second inverter is connected to the first input of the switch, the output of the fourth element And through the second trigger is connected to the first inputs of the fifth and sixth elements And the output of the third element And is connected to the second inputs of the fifth and sixth elements And, the outputs of the first, second, fifth and sixth elements AND ·. * Are connected .. with the corresponding outputs of the decoder, the combined second * akho-dy of the switch and the fourth element And, the third and fourth inputs by the switches. Combined inputs of the first of the inverter and the pulse shaper are connected respectively to the first, second, third and fourth inputs of the decoder.

.

4, The device according to claim 1, characterized in that the control unit is made on pulse shapers.

. switches, pulse generator, triggers, inverter, AND element, OR element and delay element, the output of the first pulse former is connected to the first input of the first AND element, the second input of which is connected. nen with the inverter output, output - with the first input of the first trigger, WTO ^! whose swarm input is combined with the first input of the second trigger and connected to the output of the second pulse shaper, the output of the first trigger is connected to the first inputs of the OR element, the first and second switches, the first output of the OR element is connected to the first input of the third switch and the second input of the second switch; whose output is connected to the inputs of the delay element, the first output of which is 'connected to the second' inputs of the first and third switches, the output of the pulse generator is connected to the first input of the second element And and the input of the third pulse shaper, the output of which is connected to the third input of the first. and second switches. and the first input of the third element And, the second input of which is connected to the output of the second trigger, the second input of which is connected to the Start bus, input | the first inverter, the input of the second pulse shaper, the second input of the element. OR and the fourth inputs of the first and second switches are connected to the first input of the control unit, the combined third input of the third switch and the fifth input of the second switch are connected to the second input of the control unit, the input of the first pulse shaper and the sixth input of the second switch are connected respectively to the third and fourth: the inputs of the control unit, the output of the third element And, the output of the third switch, the output of the second element And, the second, third and fourth outputs of the delay element, the output of the first switch is connected s respectively to the 'first-seventh outputs of the control unit (control, the second output of the OR element is connected to the second input of the second. And element and the eighth output of the control unit.

5. The device according to claim 1, from l and h a- ^! further, the distributor is made on triggers, inverter, AND elements * and the OR element, the first output of the first trigger is connected to the first input of the OR element, the output of which is connected to the first input of the first AND element, the second output of the first trigger is connected to the first input of the second AND element, the output of which is connected to the second input of the OR element, the inverter output is connected to the second input of the second AND element and the first inputs of the second trigger and the third AND element, the output of the second trigger is connected to the second input of the third AND element., per the input of the fourth element AND, the combined second inputs of the first and fourth elements AND and the third input of the third element And are connected to the first input of the distributor, the combined inputs of the first trigger and inverter and the third input of the fourth element And are connected to the second input 'of the distributor, the combined third input of the first element And and the fourth inputs of the third and fourth elements And are connected to the third input of the distributor, the outputs of the first, fourth and third elements And are connected respectively to the first, second and third mu the inputs of the distributor.