SU1043658A1 - Устройство дл исправлени пачек ошибок - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ПАЧЕК ОШИБОК, содержащее входной регистр, информационный регистр, регистр ошибок, блок элементов И, блок обнаружени  пачек ошибок и сумматор по: модулю два, причем вход вход него регистра  вл етс  информацион- : ным входом устройства, информационный выход соединен с входом информационного регистра, выход которого соединен с информацинными входами блока обнаружени  пачек ошибок и сумг матора по модулю два, выход .которого  вл етс  выходом устройства,, а вход корректирующего кода соединен с выходом блока элементов И, первый ; вход которого соединен с выходом регистра ошибок, вход которого соединен с выходом разр да ошибки ,входтного регистра, выход разр да и ; , идентификатора, информации которого; соединен с разрешающим входом блока о

Description

Изобретение относитс  к цифровой вычислительной технике и передаче информации и может быть использован дл  исправлени  пакетов ошибок вкассетных накопител х на магнитной ленте с записью по методу СРВ (по двум дорожкам в параФаэном коде) ил при последовательной передаче информации в рарафазном коде по каналу со стиранием с аналогичными статическими характеристиками. Известно устройство дл  неправлени  пачек ошибок, возникающих в канале чтени  записи на магнитной ленте, использующее итеративные кор ректирующие коды, принцип действи  которых основан на том, что при экс плуатации магнитных носителей преоб ладают пачки ошибок вдоль дорожек, а веро тность возникновени  двух и более пачек ошибок на разных дорожках в кадре информации из нескольких дес тков строк достаточно мала С1 . Наиболее близким к изобретению техническим решением  вл етс устройство дл ,, исправлени  пачек ошибо содержащее узел приема, информационный регистр, регистр-локализато ошибок, блок обнаружений пачки ошибок , элемент И и корректор С2. Недостатком известного устройства  вл етс  невозможность исправлени  большинства пачек ошибок, дли на которых превышает В, что снижает достоверность принимаемой информации . - Цель, изобретени  - повышение дос верности принимаемой информации. Пгзставленна  цель достигаетс  те что в устройство дл  исправлени  пачек ошибок Содержащее входной регистр , информационный регистр, регистр ошибок, блок элементов И, блок обнаружени  пачек ошибок и сум матор по модулю два причем вход входного регистра  вл етс информационным входом устройства, информационный выход соединен с входом информационного регистра, выход которого соединен с информационными входами блока обнаружени  пачек ошцбок и сумматора по модулю два, в ход которого  вл етс  выходом устройства , а вход корректирующего код соединен с выходом блока элементов первый вход которого соединен с выходом регистра ошибок,вход которого соединен с выходом разр да ошибки входного регистра,выход разр да иде тификатора информации которого соединен с разрешающим входом блока обнаружени  ошибок, введены элемент ИЛИ и блок анализа, состо щий из трех триггеров, двух элементов И двух элементов НЕ, элемента И-НЕ и элемента ИСКЛЮЧМЯДЕЕ ИЛИ, причем в блоке анализа выход первого триг .гера соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с информационным выходом входного регистра, а выход через первый .элемент НЕ соединен с первым входом второго триггера, второй вход и первый выход которого соединены соответственно с-выходом н первым входом элемента И-НЕ, второй вход которого, первый вход nepBort) триггера и первый вход первого элемента И соединены с выходом разр да ошибки входного регистра, выход разр да типа ошибки которого соединен с вторьлм входом первого триггера , второй выход второго триггера соединен с вторым входом первого элемента И, выход которого соединен с первым входом третьего триггера, выз,од которого соединен с первым входсЗ второго элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход и выхол которого соединены соответственно с выходом блока обнаружени  пачек ошибок и вторым входом блока элементов И, выход разр да идентификатора информации- входного регистра соединен с третьим входом второго триггера, вторым входом третьегои через второй элемент НЕ с вторым входом второго элемента И. На фиг.1 приведена схема предлагаемого устройства; на фиг.2 схема блока анализа; на фиг.З схема блока, обнаружени  пачек ошибок . Устройство дл  исправлени  пачек ошибок (фиг,1) содержит входной регистр 1, информационный регистр 2, регистр 3 ошибок, блок 4 обнаружени  пачек ошибок, блок 5 элементов И, сумматор, б по модулю два, блок 7 анализа и элемент ИЛИ 8. Блок 7 анализа (фиг.2) содержит D-триггеры 9 и 10, RS-триггер 11, элементы НЕ 12 и 13, элементы И 14 и.15, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 16 и элемент И-НЕ 17. Блок обнаружени  пачки ошибок (фиГ.З) содёр сит сумматоры 18 по модулю два и элемент ИЛИ 19. Работа устройства основана на том, что пачка ошибок может возникнуть только -вдоль одной .из двух парафазных дорожек и только одна в пределах слова (при длине не более нескольких дес тков бит веро тность возникновении двух, и более пачек ошибок достаточно мала), а помеха, в результате действи  которой образовалась эта пачка ошибок, искажает только те биты в слове, которые имеют одинаковые значени  (дефекты магнитной ленты, коробление и т.п.). -Тогда, если между ошибочными битами находитс  хот  бы один нуль между единицами), по значению этого бита

определ етс , no какой из дорожек возникла пачка О1,ои6ок и тем самым определ ютс  иравильние значени  искаженных битов в пачке. Пусть, например , пачка ошибок представл ет собой стертые единицы по первой (неинверсноП ) дорожке, тохда правильный бит, расположенный между ошибочными , однозначно будет иметь значеО

ние

так как в противном случае единица по первой дорожке была бы стерта помехой и возник бы сигнал ошибки. Аналогично можно рассуждать и в остальных случа х.

Устройство работает следующим образом .

Б исходном состо нии, перед началом работы, на выходах всех блоков сигналы равны нулю, элементы И блока 5 закрыты. При поступлении на вход регистра 1 несодержащей ошибок информации она заноситс  на информационный регистр 2, откуда по .окончании приема слова без изменений проходит через сумматор 6 на выходные шины устройства, так как блок 7 анализа и блок 4 обнаружени  пачек ошибок не вырабатывают сигналов на разрешение коррекции. При по влении в принимаемой информации пачки ошибок сигнал.ошибки с второго выхода регистра 1 одновременно с поступлением информационных битов в.и .формационный регистр 2 .записываетс  в регистр 3 ошибки и поступает на второй вход блока 7 анализа. Одновр менно с этим сигналом на третий вход блока 7 анализа с третьего выхода регистра 1 поступает идентификтор типа ошибки. Таким образом, блок 7 анализа зафиксирует начало пачки ошибок и тип ошибки. Если в следующем бите оп ть зафиксирована ошибка, состо ние регистра 1 не измен етс  и блок 7 анализа сохран ет прежнее состо ние. Когда на вход регистра 1 поступает неискаженный бит, регистр 1 снимает сигнал ошибки. По этому сигналу с учетом значений правильного информационного бита на первом выходе регистра 1 и ранее зафиксированного типа ошибки блок 7 анализа делает предварительный вывод о том, по какой дорожке возникли ошибки и надо ли их исправл ть. Если ошибки воз-никлй на инверсной дорожке, в информационном регистре 2 находитс  неискаженна  информаци  и ее исправл ть не нужно . Если в слове больше не будет ошибок, блок 7 анализа не должен выдавать сигнал коррекции, так как вектор ошибки не содержит нул  межд единицами и зафиксированна  в б.поке 7 анализа информаци  об ошибках может оказатьс  неверной. Если на вход регистра 1 вновь поступает ошибочный бит, т.е. пачка ошибок не

кончилась, на втором выходе регистра 1 вновь устанавливаетс  единичный потенциал и тогда блок 7. анализа при поступлении сигнала по разрешающему входу, по результатам анализа выдает сигнал на коррекцию. По окончании приема слова регистр 1 на выходе синхронизации устанавливает нулевой потенциал, и в том случае, если в прин той информации присутствует пачка ошибок длиной

0 менее Р по первой информационной дорожке, блок 4 обнаружени  пачек ошибок через элемент ИЛИ 8 выдает сигнал разрешени  коррекции на блок 5 элементов И. Приэтом на второй вход

5 cyjviMaTopa 6 поступает информаци  с выходов регистра 3 ошибок. Так как в результате одновременного сдвига информации в информационном регистре 2 и регистре 3 ошибок,-в разр дах

0 регистра 3 ошибок, соответствующих ошибочным, записаны единицы, при прохождении через сумматор 6 информаци  в этих разр дах исправл етс  Если же пачка ошибок длиной более Е

5 возникла по первой дорожке, а вектор ошибки содержит между единицами хот  бы один нульд с выхода блока 7 анализа сигнал поступает на второй вход схемы ИЛИ 8, с выхода которой сигнал разрешени  коррекции открывает блок, 5

0 и происходит коррекци  ошибочных битов.

Блок 7 анализа (фиг. 2) построен таким образом, что на его выходе

5 сигнал по вл етс  только в том случае , когда вектор ошибки содержит между единицами хот  бы один нуль, а идентификатор типа -ошибки (q) и значение информационного бита не

0 искаженного помехой в пачке ошибок (Ь)реализуют булеву функцию сравнени  qbvqb, что свидетельствует о по влении пачки ошибок по неинверсной дорожке.

Работа .блока 7 анализа происхо5 дит с.ледующим образом. При по влении пачки ошибок сигнал ошибки по второму входу блока 7 анализа поступает на синхровход D-триггера 9, на D-вход которого поступает идентифи0 катор типа ошибки (по третьему входу блока 7 анализа). При этом на О-т иггере 9 фиксируетс  тип ошибки. Как только в устройство поступает неискаженный бит, сигнал г)шибки с

5 второго входа блока 7 снимаетс  и по этому перепаду на D-триггер заноситс  значение булевой функции сравнени  qbvqb с выхода элемента НЕ 12. В том случае, когда корректировка необ0 ходима, это значение равно единице и на первый вход элемента И 14 подаетс  логическа  единица. Если на вход регистра 1 вновь поступает ошибочный бит, на втором входе блока 7 вновь устанавливаетс  еди5

гница, открываетс  элемент И 14 и взводитс  RS-триггер 11, с пр мого выхода которого единица поступает на первый вход элемента И 15. По окончании Ьриема слова на четвертом входе блока 7 устанавливаетс  потенциа л логического нул , D-триггер 10 устанавливаетс  в начальное состо ние, а на в Jxoдe элемента И 15 по вл етс  сигнал разрешени  корректировки. По началу приема следующего слова на Ю четвертом входе блока 7 устанавливаетс  единица и по положительному переПадУ RS-триггер 11 сбрасываетс  в

нуль. Если же в принимаемом слове больше не будет ошибок, RS-триггер 11 не взводитс  и выдача сигнала разрешени  корректировки запрещаетс .

Таким образом, устройство исправл ет одиночные пачки ошибок длиной t, (где п - дл на кодового сло-а ва) , кроме пачек ошибок длиной t(t, вектор ошибок.которых состоит из одних единиц.

Изобретени.е обеспечивает повышение достоверности принимаемой информации, достигаемое без существенного увеличени  оборудовани .

m-Ki-1 .

Kpr 2 . .

„

Claims (1)

1. УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ПАЧЕК ОШИБОК, содержащее входной регистр, информационный регистр, регистр ошибок, блок элементов И, блок обнаружения пачек ошибок и сумматор по! модулю два, причем вход входного регистра является информационным входом устройства, информациейный выход соединен с входом информационного регистра, выход которого соединен с йнформацииными входами блока обнаружения пачек ошибок и сумматора по модулю два, выход которого является выходом устройства,.

   а вход корректирующего кода соединен с выходом блока элементов И, первый: вход которого соединен с выходом регистра ошибок, вход которого соединен с выходом разряда ошибки .входного регистра, выход разряда и идентификатора, информации которого соединен с (разрешающим входом бло- '. ка обнаружения пачек ошибок, о т. - Г л и чающееся тем, что, с целью повышения достоверности применяемой информации, в него введены элемент ИЛИ и блок анализа, состоящий из трех триггеров, двух элементов И, двух элементов НЕ, элемента И-НЕ и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, причем в блок^ анализа выход первого триггера соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с информационным выходом входного регистра, а выход через первый элемент НЕ соединен с первым входом второго триггера, второй вход и первый выход которого соединены соответст- . венно с выходом и первым входом элемента И-НЕ, второй вход которого, первый вход первого триггера и первый вход первого элемента И сое- . диНены с выходом разряда ошибки входного регистра, выход разряда типа ошибки которого соединен с вторым входом первого триггера, второй выход второго триггера соединен с .вторым входом первого элемента И, {выход которого соединен с первым входом третьего триггера, выход которого соединен с первым входом второго элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом блока обнаружения пачек ошибок и.вторым входом блока элементов И, выход разряда идентификатора информации входного регистра соединен с третьим вхо дом второго триггера, вторым входом третьего триггера и через второй элемент НЕ с вторым входом второго элемента И.

   SU .,1043658