SU1042023A1 - Устройство контрол микропроцессорных блоков - Google Patents

Abstract

1. УСТРОЙСТВО КОНТРОЛЯ МИКРОПРОЦЕССОРНЫХ БЛОКОВ, содержащее блок регистров, блок сравнени , блок мультиплексоров, генератор псевдослучайных тестов, блок пам ти тестов, блок управлени , блок ввода, блок вывода, причем перва  и втора  группы информационных выходов блока регистров подключены соответственно к входам эталонного и провер емого микропроцессорных блоков и к первой и второй группам информационных входов блока сравнени , группа управл ющих входов которого св зана с группой управл ющих выходов блока регистров, группа управл ющих входов блока регистров соединена с группой управл ющих входов блока мультиплексоров , группой входов генератора псевдо случайных тестов и первой группой управл ющих выходов блока управлени , втора  группа управл ющих выходов которого св зана с группой управл к цих входов блока пам ти тестов, группа информационных входов кото рого подключена к первой группе информационных входов блока регистров и к группе входов блока вывода, группа управл ющих выходов блока пам ти тестов соединена с группой управл ющих входов блока управлени , группа: информационных входов которого подключена к группе выходов блока ввода , перва , втора , треть  и четверта  группы информационных входов блока мультиплексоров св заны соответственно с группой выходов генератора псевдослучайных тестов, группой выходов блока ввода, группой информационных выходов блока пам ти тестов и группой выходов блока сравнени , личающеес  тем, что, с целью повьЕиени  быстродействи , в устройство введены блок сверхоперативной пам ти и блок обработки информации, причем группы управл ющих входов блока сверхопеS ративной пам ти и блока обработки информации соединеныс первой груп (Л пой управл ющих -выходов блока управлени , группа информационных входов блока сверхоперативной пам ти подключена к первой группе информацион- V, ных входов блока регистров, втора  группа информационных входов которого св зана с группой выходов блока сверхоперативной пам ти и первой группой информационных входов блока обработки информации, втора  группа инфор. 4« мационных входов которого соединена с группой выходов бло :а мультиплексоров. 2. Устройство по п. 1, о т л ич ающеес  тем, что блок обЮ работки информации содержит в каждом i -м разр де ЛК -триггер и эле:о мент ИЛИ, причем входы установки, . сброса, синхронизации и первые 3 и 1( -входы триггера св заны с первым входом элемента ИЛИ и подключены к первой группе входов блока, вторые 3 - и К -входы триггера соединены с -{ -м входом второй группы входов блока, третьи J - и К -входы триггера св заны с выходом элемента ИЛИ, второй вход которого подключен к i -му входу третьей группы входов блока, выход DК -триггера  вл етс  i -м выходом блока.

Description

Изобретение относитс  к вычислител&ной технике, в частности к средствам автоматического контрол  цифровых объектов, и может быть использовано дл  высокочастотной функциональной проверки блоков ЭВМ, построенных на основе микропроцессоров и других схем большой степени интеграции , целых микро- ЭВМ и прочих сложных устройств в процессе их производства .

Известны устройства контрол , обеспечивающие проверку цифровых объектов на .высоких частотах и содержащие блок управлени , генератор псевдослучайных последовательностей выход которого св зан через входной буферный блок с входами провер емого и эталонного объектов, и блок сравнени , входы которого через выходной буферный блок соединены с выходами обоих объектов 1 .

Однако известное устройство не допускает использовани  произвольных тестов, -которые  вл ютс  индивидуальными дл  каждого объекта и служат дл  установки его в изв стное начальное состо ние, а также дл  обеспечени  в сочетании с псевдослучайными тестами более эффективной проверки. Это делает устройство по существу, непригодным дл  контрол  объектов высокой функциональной- сложности, таких как микропроцессорные блоки.

Известно устройство, содержащее блок управлени , блок пам ти программ и произвольных тестов, а также генератор псевдослучайных тестов Выходы указанных блоков через буферный блок св заны с входами провер емого и эталонного объектов, выходы обоих объектов подключены к блоку сравнени , выход которого св зан с блоком управлени  .2 .

Недостатком указанного устройства  вл етс  невозможность совмещени  в одном и том же такте проверки наборов псевдослучайного и хранимого тестов, что часто необходимо при контроле микропроцессорных блоков, когда, например, на входы управлени  блока задаетс  определенна  последовательность команд, а на входы данных одновременно - последовательность случайных операндов.

Известно также устройство, содержащее выходной регистр и регистр маски, генератор псевдослучайных последовательностей , блок пам ти, св занный с его входами преобразующий регистр, входы которого соединены с выходами блока пам ти и генератора , а выходы блока пам ти подключены ко входам выходного регистра и регистра маски З .

Основные недостатки данного устройства - относительно невысокое

быстродействие и неприспособленность дл  асинхронного обмена данными с провер емым объектом.

Наиболее близким по технической сущности к изобретению  вл етс  5 устройство, содержащее блок выходных регистров и блок сравнени , св занные с выводами провер емого и эталонного рбъектов, блок мультиплексорозв со своим контролером, генератор псевдослучайных тестов, блок пам ти

произвольных тестов, блоки управлени , ввода и вывода. Выходы генератора псевдослучайных тестов и блока пам ти тестов св заны со входами

5 блока мультиплексоров, выхсды которого соединены со входами блока регистров . Входы блока пам ти тестов, блока управлени  и контроллера, блока мультиплексоров св заны с выQ ходами блока ввода, другие входел блока управлени  - с выходами блока сравнени , а выходы блока управлени  - с управл ющими входами всех остальных блоков 4J .

Основным недостатком этого устройства  вл етс  значительное снижение быстродействи  (частоты про-верки ) в тех случа х, когда провер емый объект имеет сложный алгоритм обмена данными,с внешней средой.

0 Так, дл  организации асинхронного обмена с провер емым объектом, кроме самих тестов, требуютс  дополнительные управл ющие данные {маски дл  выделени  управл ющих выходов

5 .объектов, формирующих запросы на данными; эталонные значени  . запросов, данные дл  переключени  каналов устройства, св занных с двунаправленными выводами объекта, на

0 прием или выдачу} данные дл  форми . ровани  ответов о выполнении запросов .) которые должны хранитьс  в блоке пам ти тестов. Поэтому дл  передачи одного набора теста на

f. входы объекта требуетс  несколько {до трех или более) дополнительных обращений к этому блоку за управл ющими данными, что снижает частоту проверки в 2-4 раза.

Цель изобретени  - повышение быст0 -родействи  устройства.

Поставленна  цель достигаетс  тем, что в устройство контрол  микропроцессорных блоков, содержащее блок регистров, блок сравнени , блок мультиплексоров, генератор псевдослучайных тестов, блok пам ти тестов , блок управлени , блок ввода, блок вывода, причем перва и втора  группы информационных выходов блока

0 регистров подключены соответственно к входам эталонного и провер емого микропроцессорных блоков и к первой и второй группам информационных входов блока сравнени , группа управл ющих входов которого св зана с группой управл ющих выходов блока регист ров, группа управл ющих входов блока регистров соединена с группой управл ющих входов блока мультиплексоров, группой входов генератора псевдослучайных тестов и первой группой управл ющих выходов блока управлени , втора  группа управл ющих выходов которого св зана с группой управл ющих входов блока пам ти тестов, группа информационных входов которого подключена к первой группе информационных входов блока регистров и к группе входов блока вывода, группа управл ющих выходов блока пам ти тестов соединена с группой управл ющих входов блока управлени , группа информационных входов которого подключена к группе выходов блока ввода, перва , втора , треть  и четверта  группы информационных входов блока мультиплексоров св заны соответственно с Группой выходов генератора псевдослучайных тестов, группой выходов блока ввода, группой информационных выходов блока пам ти тестов и группой выходов блока сравнени , введены блок сверхоперативной пам ти и блок обработки информации , причем группы управл ющих входов- блока сверхоперативной пам ти и блока обработки информации соединены с первой группой управл ющих выходов блока управлени , группа информационных входов блока сверхоперативной Пс1м ти подключена к первой группе информационных входов блока регистров, втора  группа информационных входов которого св зана с группой выходов блока сверхоперативной пам ти и первой группой информационных входов блока обработки инIформации , втора  группа информационных входов которого соединена с группой выходов блока мультиплексоров .

Кроме того, блок обработки информации содержит в каждом i-м разр де ЗК -триггер и элемент ИЛИ, причем входы установки, сброса, синхронизации и первые J и К-входы триггера св заны с первым входом элемента ИЛИ и подключены к первой группе входов блока, вторые Л - и К -входы триггера соединены с -м входом второй группы входов блока, третьи J и К -входы триггера св заны с выходом элемента или, второй вход которого подключен к -му входу третьей группы входов блока, выход Л К -триггера  вл етс  i -м выходом блока.

На фиг. 1 представлена структурна  схема предлагаемого устройства./ на фиг. 2 - принципиальные схемы разр да блока регистров, блока срав нени , блока сверхоперативной пам ти , блока обработки информации и блока мультиплексоров на фиг. 3

схема генератора псевдослучайных тестов; на фиг. 4 - схема блока управлени .

В состав устройства вход т: блок 1 регистров, эталонный и провер емый 5 объекты 2 и 3, блок 4 сравнени ,

блок 5 сверхоперативной пам ти, блок 6 обработки информации, блок 7 мультиплексоров , генератор 8 псевдослучайных тестов, блок 9 пам ти тестов,

10 блок 10 управлени , блок 11 ввода, блок 12 вывода.

Каждый из блоков 1, 4, 5, б, 7 состоит из N идентичных схем (разр дов ), кажда  из которых соответстАг вует одному выводу провер емого и эталонного объектов. Величина N определ етс  числом выводов у объектов, дл  большинства микропроцессорных блоков достаточно N 256.

Схема любого { -го разр да блока

0 1 регистров содержит триггер 13 данных и триггер 14 коммутации св занные с элементами И 15 и 16, триггер 17 маски, элемент И 18 и два элемента И-НЕ 19 и 20.

5 Триггер 13 данных служит дл  хранени  значени  сигнала, подаваемого в текущем такте проверки на вход объекта, или эталонного значени  выходного сигнала объекта.

0 Триггер 14 коммутации определ ет функцию канала в текущем такте: подача сигнала на вход объекта или опрос его выходного сигнала. В последнем случае он переводит элементы И 15 и 16 в высокоимпедансное состо ние выхода. Триггер 17 маски вместе с элементом И 18 разрешает или запрещает прием информации в триггер 13 данных, а также позвол - ет исключить из проверки соответствующий вывод объекта при сравнении реакций. Элементы И-НЕ 19 и 20 служат дл  выбора источника данных при установке триггера 13.

В i -и разр д блока 4 сравнени  5 вход т последовательно соединенные элемент И 21, сумматор 22 по модулю два,и элемент И-ЯЕ 23.

Элемент И 21 cлvжит дл  выбора

П способа проверки состо ни  i -го вывода провер емого объекта (сравнение с состо нием .вывода эталонноfo объекта или с состо нием триггера 13 данных). Сама проверка состо.-.  ни  осуществл етс  сумматором 22.

Элемент И-НЕ 23 обеспечивает передачу в -блок 10 управлени  результата сравнени  или его блокировку в -зависимости от состо ни  триггера 17 маски.

0 В состав 1 -го разр да блока 5 сверхоперативной пам ти вход т три .одноразр дных ЗУ 24-26 с независимым управлением.

ЗУ 24 служит дл  хранени  масок

5 сравнени  и масок приема в триггеры 13 данных , 39 25 - дл  хранени  сигналов синхронизации объектов, эталонных значений управл ющих выходных сигналов объектов, данных, .определ ющих тип теста дл  каж;5ого входа объекта и др,, ЗУ 26 - дл  хранени  данных, обеспечивающих опе ративное переключение каналов св зи С объектами на прием или выдачу сиг налов. Объем каждого из ЗУ 24, 25 н 26 составл ет 128-256 бит.. Любой 1 -и разр д блока 6 обработки информации в простейшем случае содержит О К-триггер 27, совмеща ющий функции одноразр дного регистра-накопител  и схемы логического преобразовани  данны с, и элемент ИЛИ 28, с помощью которого в некоторых операци х обеспечиваетс  отключение выхода ЗУ 25 от входов триггера 27. В каждый -и разр д блока 7 мультиплексоров входит элемент ИЛИ и св занные с ним четыре элемента И 30-33, с помощью которых производитс  выбор источника данных дл  блока 6 обработки информации. Генератор 8 псевдослучайных тестов служит дл  формировани  последо вательностей N-разр дных псевдослучайных чисел. Он реализуетс  на сдв говых регистрах с обратными св з ми В зависимости от величины N в сост .ав генератора может входить один или несколько регистров. На фиг. 3 показан вариант генератора,,в котором используетс  сдвиговый регистр 34 и один сумматор 35 по модулю два Блок 9 пам ти тестов предназначен дл  Хранени  тестов, задаваемых всеми наборами, эталонных реакций (если при проверке отсутствует эталонный объект) и, при необходимости , фактических реакций объекта, которые записываютс  в него в процессе проверки и затем анализируютс  дл  диагностики неисправности Блок 9 представл ет собой ЗУ с про извольным доступом, имеющее объем 4-8 тыс ч N -г К )-разр дных слов, где К - число дополнительных разр  дов в слове, необходимых дл  обеспе чени  работы блока 10 управлени . Блок 10 управлени  содержит пам ть 36 команд и св занные с ней счетчик 37 и регистр 38 команд, так товый генератор 39, первую группу элементов И 40, обеспечивающую формирование управл ющих сигналов, которые через первую группу выходов блока 10 поступают во все блоки ус ройства, вторую группу элементов И 41, формирующую управл ющие сигналы дл  внутренних узлов блока, счетчи 42 гщресов блока 9 пам ти тестов, регистр 43 управлени , предназначе ный дл  запоминани  управл ющих ра р дов читаемого из блока 9 слова, регистр 44 состо ни , который фиксирует результат проверки реакций объекта , получаемый от блока 4 сравнени , и другие особые ситуации, требующие останова процесса проверки. Блок 11 ввода служит дл  загрузки тестов в блок 9 пам ти, управл ющих данных в блок 5 сверхоперативной пам ти и команд в пам ть. 36 блока 1-0 управлени . В простейшем случае блок 11 содержит переключатели и кнопки, с помощью которых обеспечиваетс  ручной выбор приемника данных, набор . данных и их ввод, В более сложных вариантах построени  этот блок может содержать устройства ввода информации с машинных носителей и устройства внешней пам ти типа магнитных дисков и т.п. . Блок 12 вывода в наиболее простом исполнении имеет лишь средства индикации регистра 44 состо ни  и триггеров 27 блока 6 обработки информации . В более сложных случа х в него могут входить устройства вывода на экран, на машинные носители информации , а также средства сопр жени  с ЭВМ. Устройство работает следующим образом. Перед началом проверки с помощью блока 3.1 ввода производитс  загрузка тестов и других данных. Приемник данных определ етс  управл ющей информацией , засылаемой из блока II в регистр 38 команды. Хранимые тесты загружаютс  в блок 9 пам ти через блок 7 мультиплексоров и блок 6 об51аботки инфор-. мации. При этом адреса  чеек блока 9 принимаютс  от блока 11 в счетчик 42 адресов. Последовательности сигналов синхронизации , маски и другие управл ющие данные поступают от-блока 11 в блок 5 сверхоперативной пам ти (также через блоки 6 и 7), причем адреса  чеек блока 5 задаютс  непосредственно из регистра 38 команды. Программа, определ юща  последовательность операций устройства в каждом такте проверки объекта, загружаетс  из блока 11 в пам ть 36 коланд с использованием дл  задани  адресов счетчика 37 команд, После завершени  ввода начинаетс  сам процесс высокочастотной проверки . Дл  этого S регистр 38 вводитс  команда пуска, котора  засылает в счетчик 37 команд адрес начала программы в пам ти 36, приводит в исходное состо ние генератор 8 Фестон , сбрасывает счетчик 42 адресов блока 9 пам ти тестов и включает тактовый генератор 39, При синхронной организации обмена с провер емым объектом работа

устройства в каждом такте t высокочастотной проверки сводитс  к следующей последовательности шагов, задаваемых командами программы, хранимой в пам ти 36 блока 10 управлени . Дл  определенности далее 5 считываетс , что последовательность синхронизации объекта состоит из двух наборов.

Шаг 1. При этом происходит: чтение данных из блока 5 сверхоператив- Ю ной пам ти; объединение очередного тестового набора X, получаемого из блока 9 пам ти, с псевдослучайным набором от генератора 8, введенным в триггеры 27 блока б обработки в 15 такте t-1, осуществл емое огтерацией XAK;,VR- R /где К констан-. та из 34 25 блока 5, определ юща  входы йровер емого и эталонного объектов, на которые должны прикла- дыватьс  соответствующие разр ды набора X (в этих разр дах К содержатс  единицы)., R - состо ние триггеров 27 блока б, передача маски входов синхронизации объектов из ЗУ с 24 блока 3 в триггеры 17 блока 1 регистров , передача R в незамаскированные триггеры 13 данных блока 1, передача из ЗУ 26 блока 5 в триггеры 14 коммутации блока 1 данных дл  включени  каналов блока 1, св занных с двунаправленными выводами объектов , на выдачу состо ни  триггеров 13 на объекты.

Шаг 2, Происходит: чтение данных из блока 5 сверхоперативной пам ти, 35 передача маски информационных входов объектов из зу 24 блока 5 в триггеры 17 блока 1, передача первого набора синхронизации из ЗУ 25 блока 5 в незамаскирован|1ые тригге- 40 ры 13 данных блока 1 и соответствен-. но на входы объектов} сдвиг в регистре 34 генератора 8 тестов дл  получени  очередного псевдослучайного тестового набора дл  такта t + 1, подготовка следующего адреса в счетчике 42 и запуск чтени  тестового набора из блока 9 пам ти дл  такта t + 1.

Шаг 3. Осуществл етс  чтение данных из блока 5 сверхоперативной па ти , передача второго набора синронизации из за 25 блока 5 в неамаскированные триггеры 13 данных лока 1 и соответственно на входы бъектов, передача из ЗУ 26 блока 5 55 в триггеры 14 блока 1 данных дл  включени  каналов блока 1, св занных с двунаправленными выводами объек- тов на прием их реакции.

Шаг 4. Осуществл етс  также чтениебО анных из блока 5 сверхоперативной ам ти; прием в блок б обработки севдослучайного набора дл  такта t + 1 от генератора 8 тестов и выполнение операции У AKi - R , где j

К2 - константа из ЗУ 2, определ юща  входы объектов, на которые долны подаватьс  соответствующие разр ды набора У (в этих разр дах К содержатс  единицы-) J передача из 3 У 24 блока 5 маски сравнени  в триггеры 17 блока 1, сравнение состо ни  незамаскированных выходов провер емго и эталонного объектов в блоке 4 (при равенстве - переход к шагу 1, при неравенстве сигналов хот  бы одной пары выходов - установка разр да ошибки регистра состо ни  44 и останов).

Каждый из указанных шагов задает с  соответствующей ему одной командой программы внутритактного управлени , читаемой блоком 10 из пам ти 36. Прочитанна  команда принимаетс  в регистр 38, а в счетчике 37 одновременно формируетс  адрес следующей команды, т.е. выполнение текущей команды совмещаетс  по времени с чтением следующей.

Кажда  команда содержит адресное поле, в котором размещаютс  адреса 3Vj 24, 25 и 26 блока 5 сверхоперативной пам ти, поле кода операции блока 6 обработки, поле управлени  блоком 7 мультиплексоров и управл ющие разр ды, с помощью которых задаетс  выдача стробирующих сигналов в блоки 5 и 6, в блок 1 регистров и генератор 8 псевдослучайных тестов. Эти сигналы вырабатываютс  первой группой элементов И 40 под действием импульсов тактового генератора 39 . Сигналы управлени  счетчиком 37 команд, счетчиком 42 адресов регистром 43 управлени  и блоком 9 ;пам тй тестов формируютс  аналогичным образом второй группой элемен тов И 41.

В регистр 43 управлени  записываютс  управл ющие разр ды слов, читаемых из бпока 9. При соответствующем признаке в команде, наход щейс  в регистре 38, содержимое регистра 43 передаетс  в счетчик 37 команд. Таким образом, при выборке теста из блока 9 можно передавать управление разным программам,.хра-. нимым в пам ти 36, что позвол ет измен ть последовательность и состав операций устройства на разных этапах проверки объекта. Последовательность команд в пределах одной программы может измен тьс  с помощью команд условных переходов по результату сравнени , полученному от блока 4, что необходимо, например, при асинхронной ораганизации обмена с провер емым объектом,когда в каждом такте Проверки добавл ютс  шаги, св занные с анализом состо ни  управл ющих выходов объекта. При выполнении команд условных и безусловных переходов новое состо ние счетчика 37 формируетс  не увеличением его предыдущего состо ни  на единицу , а путем передачи в него адреса из регистра 38.

Дополнительные шаги и соответственно команды в программе ввод тс  и тогда, когда требуетс  модифицировать тестовый набор в блоке 6 об работки информации перед передачей его на входы объекта, при записи реакций объекта в блок 9 пам ти тестов и в некоторых других случа х. При описанном ранее построении блок 6 обработки информации позвол ет выполн ть следующие операции

об А р (t А /г - R

(0() (o:Af) (od А fi)®R ,

где d, - операнд блока 5 сверхоперативной пам ти или вектор из всех единиц, 3 - операнд из блока 9 пам ти тестов, от генератора 8, от блока 4 сравнени  или вектор из всех единиц.

Состо ние R триггеров 27 блока 6 обработки информации может быть записано в блок пам ти тестов или в блок сверхоперативной пам ти и использоватьс  в качестве операндов оС и PI в последующих операци х..

При показанном на фиг. 2 построении блока 1 регистров и блока 4 сравнени  можно измен ть вид данных получаемых от блока 4, в зависимости от состо ни  тех триггеров 13 блка 1, которые соответствуют выходам провер емого объекта.

Если в эти триггеры записаны эталонные значени  выходных сигналов, то блок 4 выдает вектор ошибок, в

котором единицы соответствуют выходам объекта, на которых обнаружена ошибка, если в триггеры 13 записана константа Нуль, то на выходы блока 4 передаетс  фактическое состо ние выходов объектов, если константа Единица, то инверси  этого состо ни .

Главным технико-экономическим преимуществом предлагаемого устройства по сравнению с прототипом  вл етс  более высокое быстродействие и соответственно более высока  частота проверки объектов, достигаема 

введением блока сверхоперативной

пам ти и блока обработки информации, которые обеспечивают совмещение во времени выборки и генерировани  тестов с операци ми управлени  каналами св зи с объектом.

Приведенна  типова  программа (Проверки синхронного объекта состоит дл  предлагаемого устройства из четырех шагов (команд). Аналогична  программа дл  устройства-прототипа

0 содержит шесть шагов, каждый из которых включает одно обращение к блоку пам ти тестов. Таким образом, при одинаковых скорост х элементов обоих устройств быстродействие предлагаемого устройства оказываетс  в 1,5 раза выше, чем прототипа.

Dm 9 Ofnil gffjS Фиг.2

К12 0/nif

Claims (2)

1. УСТРОЙСТВО КОНТРОЛЯ '

МИКРОПРОЦЕССОРНЫХ БЛОКОВ, содержащее блок регистров, блок сравнения, блок мультиплексоров, генератор псевдослучайных тестов, блок памяти тестов, блок управления, блок ввода, блок вывода, причем первая и вторая группы информационных выходов блока регистров подключены соответственно к входам эталонного и проверяемого микропроцёссорных блоков и к первой и второй группам информационных входов блока сравнения, группа управляющих входов которого связана с группой управляющих выходов блока регистров, группа управляющих входов блока регистров соединена с группой управляющих входов блока мультиплексоров , группой входов генератора псевдослучайных тестов и первой группой управляющих выходов блока управ ления, вторая группа управляющих выходов которого связана с группой управляющих входов блока памяти тестов, группа информационных входов которого подключена к первой группе информационных входов блока регистров и к группе входов блока вывода, группа управляющих выходов блока памяти тестов соединена с группой управля ющих входов блока управления, группа, информационных входов которого подключена к группе выходов блока ввода, первая, вторая, третья и четвертая группы информационных входов блока мультиплексоров связаны соответственно с группой выходов генератора псевдослучайных тестов, группой выходов блока ввода, группой информационных выходов блока памяти тестов и группой выходов блока сравнения, о’т личающееся тем, что, с целью повышения быстродействия, в устройство введены блок сверхоперативной памяти и блок обработки информации, причем группы управляющих входов блока сверхоперативной памяти и блока обработки информации соединены'с первой группой управляющих -выходов блока управления, группа информационных входов блока сверхоперативной памяти подключена к первой группе информационных входов блока регистров, вторая группа информационных входов которого связана с группой выходов блока сверхоперативной памяти и первой группой информационных входов блока обработки информации,вторая группа инфор мационных входов которого соединена с группой выходов бло :а мультиплексоров.

2. Устройство по π. 1, о т л ич ающееся тем, что блок обработки информации содержит в каждом i —м разряде ПК -триггер и элемент ИЛИ, причем входы установки, . сброса, синхронизации и первые 3 и к -входы триггера связаны с первым входом элемента ИЛИ и подключены к первой группе входов блока, вторые J - и К -входы триггера соединены с 4 -м входом второй группы входов блока, третьи J - и К -входы триггера связаны с выходом элемента ИЛИ, второй вход которого подключен к 1 -му входу третьей группы входов блока, выход 2 К -триггера является i —м выходом блока. !

SU .,„ 1042023

1 10