SU1038968A1

SU1038968A1 - Memory control device

Info

Publication number: SU1038968A1
Application number: SU823438171A
Authority: SU
Inventors: Владимир Анатольевич Беляев; Валерий Николаевич Барулин; Евгений Максимович Глоба
Original assignee: Предприятие П/Я Г-4173
Priority date: 1982-05-14
Filing date: 1982-05-14
Publication date: 1983-08-30

Abstract

1. УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ПАМЯТЬЮ, содержащее первый регистр , входы которого вл ютс входами обращени устройства, а выходы подключены к входам коммутатора, выходы которого вл ютс управл ющими выходами устройства, и блок анализа данных, входы и одни из выходов которого вл ютс соответственно информационными входами и выходами устройства, а другой выход вл етс выходом .сигнала неисправностиустройства , о т л и ч а ю щ е е с тем, что, с целью повышени надежjSjTOCTH устройства, в него вв.едены второйи третий регистры, блоки сравнени , дешифратор, первый элемент ИЛИ и перва группа элементов И, причем входы первой и второй групп входов блоков сравнени подключены соответственно к выходам второго регистра и к выходам третьего регистра, а входы третьей группы входов блоков сравнени соединены с одними из входов первого регистра, первый выход одного из блоков сравнени подключён к первому входу первого элемента И первой группы, первый вход каждого из последующих элементов И первой группы соединен с выходом предыдущего элемента И первой группы, первые выходы других блоков сравнени подключены к вторым входам элементов И первой группы, управл ющие входы и вторые выходы блоков сравнени соединены соответственно с выходами дешифратора и с входами перг врго элемента ИЛИ, выход последнего из элементов И первой группы соеДЙ ней с первыми управл ющими входами коммутатора и блока анализа данных, вторые управл ющие входы которых подключены к выходу первого элемента ИЛИ, входы второго и третьего регистров и входы дешифратора вл ютс соответственно адресными и .л ющйми входс1МЙустройства. 2. Устройство по П.1, л и чающеес тем, что блок анализа данных содержит компараторы, регистры с четвертого по восьмой, элемент ИЛИ, группы элеме .тов И. с второй по седьмую, группу элементов ИЛИ и элементы И, причем ;первые входы элементов И второй и (Л п той групп, третьей и шестой групп, четвертой и седьмой групп соответственно объединены и вл ютс входами блока, вторые входы элементов И вто- л рой, третьей и четвертой групп объе . динены и вл ютс первым управл ющим входом блока, вторые входыэлементов И п той, шестой и седьмой групп объединены и вл ютс вторым управл щим входом блока, выходы элементов И второй, третьей и четвертой групп, по цключены соответственно к входам четвертого, п того и шестого регистров , одни из входов первого и второг компараторов соединены с выходами того регистра, выходы четвертого ре- г гистра подключены к другим входам первого компаратора и одним из входов третьего компаратора, другие входы. | которого соединены с выходами шесто- J го регистра и другими входами второго компаратора, первые выходы первого и третьего компараторов подключены к входам второго элемента ИЛИ, выход которого и первый выход второго компаратора соединены соответственно с управл ющими входами седьмого и ; восьмого, регистров, входы которых1. A DEVICE FOR CONTROLLING A MEMORY, containing a first register, the inputs of which are device access inputs, and the outputs are connected to the inputs of the switch, the outputs of which are the control outputs of the device, and the data analysis unit, the inputs and one of the outputs of which are respectively information the inputs and outputs of the device, and the other output is the output of the device malfunction, which is so that, in order to increase the reliability of the device, the second and third registers are inserted into it The decoder, the first OR element and the first group of elements are AND, the inputs of the first and second groups of inputs of the comparison blocks are connected respectively to the outputs of the second register and the outputs of the third register, and the inputs of the third group of inputs of the comparison blocks are connected to one of the inputs of the first register, the first the output of one of the comparison units is connected to the first input of the first element AND of the first group, the first input of each of the subsequent elements AND of the first group is connected to the output of the previous element AND of the first group, the first outputs other comparison blocks are connected to the second inputs of the AND elements of the first group, the control inputs and the second outputs of the comparison blocks are connected respectively to the outputs of the decoder and to the inputs of the first OR element, the output of the last of the AND elements of the first group connect to the first control inputs of the switch and the block data analysis, the second control inputs of which are connected to the output of the first element OR, the inputs of the second and third registers and the inputs of the decoder are respectively the address and control inputs of the device. 2. The device according to A.1, l and that the block of data analysis contains comparators, registers from the fourth to the eighth, the element OR, the group of elements of elements I. and the second to the seventh, the group of elements OR and the elements AND, and the first the inputs of the elements of the second and second groups of the third and sixth groups, the fourth and the seventh groups are respectively combined and are the inputs of the block, the second inputs of the elements of the second, third and fourth groups of volumes are the first and the input block, the second inputs of the elements And the fifth, sixth and seventh groups of are the same and are the second control input of the block, the outputs of the elements of the second, third and fourth groups are connected respectively to the inputs of the fourth, fifth and sixth registers, one of the inputs of the first and second comparators are connected to the outputs of that register, the outputs of the fourth register Mr. Gistr connected to other inputs of the first comparator and one of the inputs of the third comparator, the other inputs. | Which are connected to the outputs of the sixth J register and other inputs of the second comparator, the first outputs of the first and third comparators connected to the inputs of the second element OR, the output of which and the first output of the second comparator are connected respectively to the control inputs of the seventh and; eighth, registers whose inputs

Description

подключены соответсзтвенно к выходам элементов И второй и третьей групп, выходы седьмого и восьмого регистров соединены соответственно с первыми и с вторыми входами элементов ИЛИ группы , третьи,четвертые и п тые входы подключены соответственно к выходам элементов И п той, шестой и седьмой групп, вторые выходы первогоconnected respectively to the outputs of the elements of the second and third groups, the outputs of the seventh and eighth registers are connected respectively to the first and second inputs of the elements of the OR group, the third, fourth and fifth inputs are connected respectively to the outputs of the elements of the fifth, sixth and seventh groups, the second exits first

и второго компараторов соединены с .входами первого элемента И, выход которого подключен к первому входу втоРО О элемента И, втррой вход которого сбёдйнен с вторым выходом третьего .компаратора, выходы элементов ИЛИ группы вл ютс одними из выходов блока, другим выходом которого вл етс выход второго элемента И,and the second comparators are connected to the inputs of the first element AND, the output of which is connected to the first input of the second O element AND, the third input of which is connected to the second output of the third comparator, the outputs of the OR elements of the group are one of the outputs of the block, the other output of which is output the second element is And,

Йзобретение относитс к вычислГиН тельной технике и может быть испольэовано ПРИ построении цифровых вычислительньрс систем и автоматизированны систем управлени .The invention relates to computing technology and can be used when building digital computing systems and automated control systems.

Известно устройство, содержащее блоки обработки данных, главную пам ть , панель управлени , буферную пам ть l .A device is known that contains data processing units, a main memory, a control panel, a buffer memory l.

Наиболее близким к предлагаемому вл етс устройство дл управлени пам тью, содержащее регистр, блок коммутации, три накопител и блок анлиза/ причем каждый из L +W-M выхоДов регистра соединен с одним из L+N+M входов блока коммутации, который содержит три группы по L+K+M выходов, причем каждый выход конкретной группы соединен с одним из L+K+M входов соответствующего номеру группы накопител , каждый из М выходов каждого накопител соединен с одним из М входов одной из трех групп входов блока анализа, соответствующей номеру накопител где L , N, М - разр д .ность кода операции, адресной части и информационной части требовани ни обслуживание. Причем N-K+F, где р - число разр дов адресной част требовани , отводимой под номер накопител , к - число разр дов адреса чейки (или группы чеек) 2 .The closest to the present invention is a memory management device comprising a register, a switching unit, three accumulators and an anise unit / each of the L + WM register outputs connected to one of the L + N + M inputs of the switching unit, which contains three groups of L + K + M outputs, each output of a specific group connected to one of the L + K + M inputs of the corresponding storage group number, each of the M outputs of each storage device connected to one of the M inputs of one of the three groups of inputs of the analysis unit corresponding to the storage number where L, N, M - p The complexity of the operation code, the address part and the information part of the request or service. Moreover, N-K + F, where p is the number of bits of the address part of the demand allocated for the number of the accumulator, and k is the number of bits of the address of the cell (or group of cells) 2.

Недостатком известного устройства вл етс низка надежность, так как оно не обеспечивает динамическое распределение требований на хранение информации и режимов хранени в зависимости от плотности входного потока команд обращени и загруженности управл емой пам ти или от приоритета поступающей на хранение информации ..A disadvantage of the known device is low reliability, since it does not provide a dynamic distribution of information storage requirements and storage modes depending on the density of the input command and address and the load on the managed memory or on the priority of incoming information storage.

Цель изобретени - повышение надежности устройства дл управлени пам тью.The purpose of the invention is to increase the reliability of the memory management device.

Поставленна цель достигаетс тем что в устройство дл управлени пам тью , содержащее первый регистр, входы которого вл ютс входами обращени устройства, а выходы подключены к входам коммутатора, выходы которого вл ютс управл ющими выходами устройства, и блок анализа данных, входы и одни из выходов которого вл ютс соответственно информационными входами и выходами устройства, а другой выход вл етс выходом сигнала неисправности устройства , введены второй и третий регистры , блоки сравнени , дешифратор, первый элемент ИЛИ и перва группа элементов И, причем входы первой и второй групп входов блоков сравнени подключены соответственно к выходам второго регистра и к выходам третьего регистра, а входы третьей группы входов блоков сравнени соединены с одними из входов первого регистра, первый выход одного из блоков сравнени подключен к первр1иу входу первого элемента И первой группы, первый вход каждого из последующих элементов И первой группы соединен с выходом предьщущего элемента И первой группы, первые выходы других блоков сравнени подключены к вторым входам элементов И первой группы, управл ющие входы и вторые выходы блоков сравнени соединены соответственно с выходами дешифратора и со входами первого элемента ИЛИ, выход послед-него из элементов И первой группы соединен с первыми управл ющими входами коммутатора и блока анализа данны вторые управл ющие входы которых подключены к выходу первого элемента ИЛ входы второго и третьего регистров и входы дешифратора вл ютс соответственно адресными и управл ющими вхоДс1ми устройства.The goal is achieved by having a memory control device containing a first register whose inputs are device access inputs and outputs connected to switch inputs whose outputs are device control outputs and an analysis unit, inputs and one of the outputs which are, respectively, the information inputs and outputs of the device, and the other output is the output of the device fault signal, the second and third registers, comparison blocks, a decoder, the first OR element and A group of elements is And, the inputs of the first and second groups of inputs of the comparison blocks are connected respectively to the outputs of the second register and the outputs of the third register, and the inputs of the third group of inputs of the comparison blocks are connected to one of the inputs of the first register; the first output of one of the comparison blocks is connected to the first the input of the first element And the first group, the first input of each of the subsequent elements And the first group is connected to the output of the previous element And the first group, the first outputs of the other comparison blocks are connected to the second the inputs of the AND elements of the first group, the control inputs and the second outputs of the comparison units are connected respectively to the outputs of the decoder and the inputs of the first OR element, the output of the last of the AND elements of the first group is connected to the first control inputs of the switch and the analysis unit, the second control inputs which are connected to the output of the first element IL the inputs of the second and third registers and the inputs of the decoder are respectively the address and control inputs of the device.

Блок анализа данных содержит компараторы , регистры с четвертого по восьмой, второй элемент ИЛИ, группы элементов И с второй по седьмую, группу элементов ИЛИ и элементы И, причем первые входы элементов И второй и п той групп, третьей и шестой групп, четвертой и седьмой групп соответственно объединены и вл ютс входами блока, вторые входы элементов И второй, третьей и четвертой групп объединены и вл ютс первым управл ющим входом блока, вторые входы элементов И п той, шестой и , седьмой групп объединены и вл ютс вторым управл ющим входом блока, выходы элементов И второй, третьей и четвертой групп подключены соответ ственно к входам четвертого, п того и шестого регистров, одни из входов первого и второго компараторов сое-динены с выходами п того регистра, выходы четвертого регистра, подключены к другим входам первого компаратора и одним из входов третьего компаратора, другие входа которого соединены с выходами шестого регистра и другими входами второго компаратора , первые выходы первого и третьего компараторов подключены к вхо дам второгсэ элемента ИЛИ, выход которого и первый выход второго компаратора соединены соответственно с управл ющйми входами седьмого и вось мого регистров, входы которых подклю чены соответственно к выходам элеме тов И второй и третьей групп, выходы седьмого и восьмого регистров сое динены соответственно с первыми и с вторыми входами элементов ИЛИ группы третьи, четвертые и п тые входы кото рых подключены соответственно к выхо дам элементов И п той, шестой и седь мой групп, вторые выходы первого и второго компараторов соединены с вх дами первого элемента И, выход которого подключен к первому входу второго элемента.И, второй вход которого соединен с вторым выходом тр тьего компаратора, выходы элемен ,тов ИЛИ группь вл ютс одними из выходов блока, другим выходом котор го вл етс выход второго элемента На фиг. 1 представлена функциональна схема предлагаемого устройс ва; на фиг. 2 и 3 - функциональные схемы блока анализа данных и блока сравнени соответственно. Предлагаемое устройство содержит первый регистр 1,; ком утатор 2. На фиг. 1 показаны накопители 3 управ (л емой пам ти. Устройство содержит также блок 4 анализа данных, второй регистр 5, блоки 6 сравненл первую группу элементов И 7, первый элемент или 8, дешифратор 9 и третий регистр 10. На фиг. 1 обозначены Н входов 11, В входов 12 и М входов 13 обращени устройства (где В - разр дность кода операции; Н - разр дность адресной части; М,.- разр дность информационной части), командыобращени , причем RsK+C (где К - число разр дов адреса чейки или группы чеек управл е мой пам ти; С - число разр дов кода номера управл емого накопител ). Блок анализа данных содержит (фиг.2) вторую 14,, третью 142, Четвертую 14, п тую 15, шестую 15 и седьмую 153 группы элементов И, четвертый 16, п тый 17, шестой 18, седьмой 19 и восьмой 20 регистры, : первый 21, второй 22 и третий 23 компараторы, первый 24 и второй 25 элементы И, второй элемент ИЛИ 26 и группу элементов ИЛИ 27. Каждый блок сравнени содержит фиг.З) восьмую группу .элементов И 28, дев тый регистр 29, четвертый;, компаратор 30, дев тую группу элементов И 31, дес тый регистр 32, п тый компарахор 33, третий элемент ИЛИ 34 и третий элемент И 35. На фиг. 1 и 2 обозначены также информационные выходы 36 и выход 37 сигнала неисправности устройства, первый 38 и второй 39 упрайл ющие входы блока анализа данных. Регистры 5 и 10 имеют К разр дов каждый. Коммутатор 2 имеет Ч выходов и несколько групп по М выходов, причем число групп выходов соответствует числу контролируемых накопителей 3-. Устройство работает следующим образом . При включении устройства на его входы 11 - 13 (фиг.2) начинают поступать требовани на запись и чтение данных, т.е. команды обращени . Каждое требование поступает на регистр 1, предназначенный дл хранени кода требовани до момента его обслуживани устройством. При этом К первых из входов 11 (разр дов адресной части) требовани поступают в блоки 6 дл анализа режима хранени записываемой или считываемой информации. Если информаци записываетс в режиме контрольного хранени , то . поступающий в компараторы 30 и 33 (фиг.З) каждого блока 6 адрес чеек не попадет в области пам ти, задавае ,мые граничными адресами, хран щимис в.регистрах 29 и 32 блоков 6. С выходов блоков б (фиг.1) на первые управл ющие входы 1соммутатора 2 и блока 4 поступает сигнал, обеспечивающий запись информации одновременно во все, например в три, накопители 3 (аналогично и дл операции чтени , котора при этом реализуетс с последующим анализом достоверности считанной информации в блоке 4)., Если плотность входного потока требований велика (что чревато быстрым заполнением накопителей 3 « при преобладании операций записи и потерей части требований), то выдел ют области пам ти, одинаковые во всех накопител х 3, в которые информаци записываетс и потом считываетс в режиме самосто тельного хранени , В таком случае на входы р гистра 5 подают наименьший адрес выдел емой области пам ти. Подава на вход дешифратора 9 код номера оч редного блока 6, записывают в регис ры 29 и 32 выбранного блока б посту пившие в регистры 5 и 10 граничные адреса. Таким образом, области конт рольного хранени в накопител х 3 могут чередоватьс с област ми само сто тельного хранени , что особенно удобно при наличии в потоке требова ний, отличающихс различными приорТй тетами. Если адрес, поступивший с вхо- дов 11 на входы блоков б в их компараторы 30 и 33, попадает в область пам ти, задаваемую граничными адресами, хран щимис в регистрах 29 и 32, то через элемент ИЛИ 8 на вторьзе управл ющие входы блоков 2 и 4 поступает сигнал, который обеспечивает запись (считывание) информации только в один из накопи телей 3 в соответствии с его номеipoM , поступившим с части С входов 1 на регистр 1. При этом в блоке 4 не осуществл етс анализ на достовер ность считанной информации. Коммутатор 2 выполн ет коммутаци кода требовани на один (в соответствии с кодом его номера) или одновременно на все накопители 3 в зависимости от режима хранени , который определ ет поступающие на управл ющие входы коммутатора 2 сигналы. Сигнал с первого управл ющего входа обеспечивает прохождение сигналов с входов коммутатора 2 на все накопите ли 3. Сигнал с второго управл ющего входа коммутатора 2 осуществл ет про хождение требовани только на один из накопителей 3 в соответствий с кодом его номера. Блок 4 предназначен дл анализа (сравнени ) данных, полученных в режиме.контрольного хранени от всех, например трех, накопителей 3, и выдачи требуемого кода процессору или другому абоненту. Режим контроль ного хранени обеспечиваетс сигналом , поступившим на вход 38 блока 4 При этом обеспечиваетс прохождение сигнала, поступившего на первый вход ,каждого из элементов И 14 -14 (фиг.2). Таким образом, в регистры 16, 17 или 18 заноситс информаци , считанна из соответствующего регистру 16, 17 или 18 накопител 3. Причем регистр 19 дублирует регистр 16, а регистр 20 - регистр 17. В компараторах 21 - 23 считанные из разных накопителей 3 данные сравниBa iT . При Совпадении, данных они поступают через элементы ИЛИ 27 на.- входы 36 устройства. При несовпадении данных на выход 37 подаетс сигнал, который информирует абонента о неисправност х в накопител х 3. ,При поступлении сигнала на вход 39 блока 4 разрешаетс прохождение сигнала через каждый элемент И . При этом информационные сигналы поступают только на одну из групп элемёнтов И 15, , 15 или 15i (режим самосто тельного хранени ), и на входы элементов ИЛИ 27 поступают сигналы только из одной группы элементов И 15 , 152 или 15, причем контроль достоверности считанных данных не осуществл етс . Регистры 5 и 10 предназначены дл хранени граничных адресов областей самосто тельного хранени информации до момента занесени их в регистры 29 и 32 одного из блоков б. Дешифратор 9 управл ет записью граничных адресов в один из блоков 6, соответствующий коду, поданному на входы дешифратора 9. Блоки б предназначены дл хранени граничных адресов, сравнени поступившего адреса с граничными и формировани управл ющих сигналов режима хранени информации в накопител х 3 информации. Дл этого при записи гра} ичных адресов с выхода дешифратора 9, соответствующего выбранному блоку б, на управл ющий вход блока б подают сигнал, обеспечивающий прохождение сигналов на входы регистров 29 и 32. . При поступлении входного адреса параллельно в компараторы 30 и 33 на их выходах формируютс управл ющие сиг.налы, соответствующие услови м попадани входного адреса в область граничных адресов, хран щихс в регистрах 29 и 32. Таким образом, предлагаемое устройство обеспечивает динамическое распределение требований и режимов хранени , определ емое плотностью входного потока команд обращени , загруженностью накопителей 3 или приоритетом поступающей на хранение нформации. Например, если плотнЪсть входного потока команд обращени невелика, то каждое сообщение при наличии свободных областей пам ти записываетс во все. накопители 3 в ежиме контрольного хранени . При том повышаетс достоверность хранени информации. С увеличением лотности входного потока обращений ли .при отсутствии свободных областей ам ти в накопител х 3 выдел ют обасть индивидуального хранени пу .м.задани граничных адресов области , что исключает потери информации.; Технико-экономическое преимущесто предлагаемого устройства заклюаетс в его более высокой надежости по сравнению с прототипом.The data analysis block contains comparators, registers from the fourth to the eighth, the second element OR, the group of elements AND from the second to the seventh, the group of elements OR, and the elements AND, the first inputs of the elements AND of the second and fifth groups, the third and sixth groups, the fourth and seventh the groups are respectively combined and are the inputs of the block, the second inputs of the elements of the second, third and fourth groups are combined and are the first control input of the block, the second inputs of the elements of the fifth, sixth and seventh groups are combined and are the second control input the block, the outputs of elements of the second, third and fourth groups are connected respectively to the inputs of the fourth, fifth and sixth registers, one of the inputs of the first and second comparators are connected to the outputs of the fifth register, the outputs of the fourth register are connected to other inputs of the first comparator and one of the inputs of the third comparator, the other inputs of which are connected to the outputs of the sixth register and other inputs of the second comparator, the first outputs of the first and third comparators are connected to the secondary inputs of the OR element, the output of which о and the first output of the second comparator are connected respectively to the control inputs of the seventh and eighth registers, the inputs of which are connected respectively to the outputs of the elements of the second and third groups, the outputs of the seventh and eighth registers are connected to the first and second inputs of the OR elements the third, fourth and fifth inputs of which are connected respectively to the outputs of the elements And the fifth, sixth and seventh groups, the second outputs of the first and second comparators are connected to the inputs of the first element I, the output of which is Connected to the first input of the second element. And the second input of which is connected to the second output of the third comparator, the outputs of the elements OR of the group are one of the outputs of the block, the other output of which is the output of the second element. In FIG. 1 shows a functional diagram of the proposed device; in fig. 2 and 3 are functional diagrams of the data analysis unit and the comparison unit, respectively. The proposed device contains the first register 1; compat 2. In FIG. 1 shows the control accumulators 3 (the storage memory. The device also contains a data analysis unit 4, a second register 5, blocks 6 compared the first group of elements AND 7, the first element or 8, the decoder 9 and the third register 10. In Fig. 1, H inputs 11, B inputs 12 and M inputs 13 of the device's access (where B is the size of the operation code; H is the address part width; M,. is the information part size), the return command, and RsK + C (where K is the number of bits The addresses of the cell address or group of memory cells; C is the number of bits of the code of the controlled storage number The data analysis block contains (FIG. 2) the second 14, third 142, fourth 14, fifth 15, sixth 15 and seventh 153 groups of elements I, the fourth 16, fifth 17, sixth 18, seventh 19 and eighth 20 registers ,: the first 21, the second 22 and the third 23 comparators, the first 24 and the second 25 elements AND, the second element OR 26, and the group of elements OR 27. Each comparison block contains figs 3) the eighth group of elements 28, the ninth register 29, the fourth ;, comparator 30, the ninth group of elements AND 31, the tenth register 32, the fifth comparator 33, the third element OR 34 and the third element And 35. In FIG. 1 and 2 also denote information outputs 36 and a device fault output 37, the first 38 and second 39 directing inputs of the data analysis unit. Registers 5 and 10 have K bits each. Switch 2 has H outputs and several groups of M outputs, and the number of groups of outputs corresponds to the number of controlled drives 3-. The device works as follows. When the device is turned on, its inputs 11–13 (FIG. 2) begin to receive requirements for writing and reading data, i.e. handling teams Each request goes to register 1, which is intended to store the request code until it is serviced by the device. In this case, the first of the inputs 11 (bits of the address part) of the requirement are received in blocks 6 for analyzing the storage mode of the information being written or read. If the information is recorded in test storage mode, then. The address of the cells supplied to the comparators 30 and 33 (FIG. 3) of each block 6 will not fall into the memory areas specified by the boundary addresses stored in the registers 29 and 32 of blocks 6. From the outputs of blocks b (FIG. 1) to The first control inputs 1 of switch 2 and block 4 receive a signal that simultaneously records information into all, for example, three, drives 3 (similarly to a read operation, which is implemented with a subsequent analysis of the reliability of the information read in block 4). If the density input requirements flow is large (which would be fraught Filling the drives 3 "with a predominance of write operations and the loss of part of the requirements), then memory areas are the same in all drives 3 in which information is recorded and then read out in self-storage mode. In this case, the inputs of the registry 5 serves the smallest address of the allocated memory area. Giving the code of the next block number 6 to the input of the decoder 9, write the registers 5 and 10 of the boundary addresses to registers 29 and 32 of the selected block. Thus, the areas of control storage in accumulators 3 can alternate with areas of self-storage, which is especially convenient if there are requirements in the stream that differ in different priority values. If the address received from inputs 11 to the inputs of blocks b to their comparators 30 and 33 falls into the memory area specified by the boundary addresses stored in registers 29 and 32, then through the element OR 8 for the second control inputs of blocks 2 and 4, a signal is received that ensures the recording (reading) of information only in one of the accumulators 3 in accordance with its ipoM number received from the part C of the inputs 1 to the register 1. At the same time, in block 4 the accuracy of the read information is not analyzed. Switch 2 performs the switching of a demand code on one (according to its number code) or on all drives 3 at the same time, depending on the storage mode, which determines the signals arriving at the control inputs of switch 2. The signal from the first control input provides for the passage of signals from the inputs of switch 2 to all accumulators 3. The signal from the second control input of switch 2 passes the demand only to one of the accumulators 3 in accordance with its number code. Unit 4 is designed to analyze (compare) data obtained in the mode of controlled storage from all, for example, three, drives 3, and issue the required code to the processor or another subscriber. The monitored storage mode is provided by the signal received at the input 38 of block 4. In this case, the signal received at the first input of each of the AND 14-14 elements (figure 2) is passed. Thus, the registers 16, 17, or 18 are entered into information read from the corresponding register 16, 17, or 18 of accumulator 3. Moreover, register 19 duplicates register 16, and register 20 registers register 17. In comparators 21, 23 are read from different drives 3 compare ba iT. When the data coincides, they arrive through the elements OR 27 on. The inputs 36 of the device. If the data does not match, the output 37 is given a signal that informs the subscriber of faults in the accumulators 3. When the signal arrives at the input 39 of the unit 4, the signal passes through each AND element. At the same time, information signals are received only on one of the AND 15,, 15 or 15i element groups (self-storage mode), and the inputs of the OR elements 27 are received only from one group of AND elements 15, 152 or 15, and the reliability control of the read data not implemented. Registers 5 and 10 are designed to store the boundary addresses of the areas of independent storage of information until they are entered into registers 29 and 32 of one of the blocks b. The decoder 9 controls the recording of the boundary addresses in one of the blocks 6 corresponding to the code applied to the inputs of the decoder 9. The blocks b are designed to store the boundary addresses, compare the incoming address with the boundary and generate control signals of the information storage mode in the information storage 3. To do this, when writing graphical addresses from the output of the decoder 9, which corresponds to the selected block b, to the control input of the block b, a signal is provided that ensures the passage of signals to the inputs of registers 29 and 32.. When the input address arrives in parallel to the comparators 30 and 33, control signals are generated at their outputs, corresponding to the conditions of the input address in the area of the boundary addresses stored in registers 29 and 32. Thus, the proposed device provides a dynamic distribution of requirements and modes storage, determined by the density of the input flow of circulation instructions, the load on the drives 3, or the priority of the information received for storage. For example, if the density of the input call instruction flow is small, then each message, if there are free memory areas, is written to all. drives 3 in the control storage mode. Meanwhile, the reliability of the storage of information is increased. With an increase in the density of the input flow of addresses, if there are no free amber areas in accumulators 3, the area of individual storing the boundary addresses of the region is stored individually, which eliminates information loss .; The technical and economic advantage of the proposed device lies in its higher reliability compared to the prototype.

ТыYou

«"

/:/:

(З(W

}J} J

ГR

ss

«Si"Si

Claims

1. MEMORY CONTROL DEVICE, containing the first register, the inputs of which are inputs of the device’s access, and the outputs are connected to the inputs of the switch, the outputs of which are the control outputs of the device, and a data analysis unit, the inputs and one of the outputs of which are information inputs and outputs of the device , and the other output is the output of the device malfunction signal, which is due to the fact that, in order to increase the reliability of the device, the second and third registers, comparison blocks, a decryptor, a first OR element, and a first group of AND elements, the inputs of the first and second groups of inputs of the comparison blocks being connected respectively to the outputs of the second register and the outputs of the third register, and the inputs of the third group of inputs of the comparison blocks are connected to one of the inputs of the first register, the first output of one of the comparison blocks is connected to the first input of the first element AND of the first group, the first input of each of the following elements AND of the first group is connected to the output of the previous element And the first group, the first outputs of other blocks comparisons are connected to the second inputs of the AND elements of the first group, the control inputs and the second outputs of the comparison units are connected respectively to the outputs of the decoder and to the inputs of the first OR element, the output of the last ¹ 'from the elements of the first group is connected to the first control inputs of the switch and the data analysis unit, the second control inputs of which are connected to the output of the first OR element, the inputs of the second and third registers and the inputs of the decoder are respectively address and control inputs of the device.

2. The device according to claim 1, about. which means that the data analysis unit contains comparators, registers from the fourth to the eighth, the second element OR, the group element. I. comrade to the second to seventh _group elements of OR and AND gates, the first inputs of S elements and the second and fifth groups f, third, and sixth groups, G fourth, and seventh groups sootvetst- * venno inputs are combined and V · »· unit, the second inputs of the aND swarm _of secondary, third, and fourth groups obe- ^e. are the first control input of the block, the second inputs of the elements And the fifth, sixth and seventh groups ζ © are combined and are the second control * * input of the block, the outputs of the elements And chu * of the second, third and fourth groups · ro are connected respectively to the inputs of the fourth , fifth and sixth registers, one of the inputs of the first · and second comparators are connected to the outputs of that register, the outputs of the fourth register are connected to other inputs of the first comparator and one of the inputs of the third comparator, other inputs · | which is connected to the outputs of the sixth register and other inputs of the second comparator, the first outputs * of the first and third comparators are connected to the inputs of the second OR element, the output of which and the first output of the second comparator are connected respectively to the control inputs of the seventh and ·; eighth, registers whose inputs are connected respectively to the outputs of the elements AND of the second and third groups, the outputs of the seventh and eighth registers are connected respectively to the first and second inputs of the elements OR groups, the third, fourth and fifth inputs of the cat connected to the outputs of the AND elements of the fifth, sixth and seventh groups, respectively, the second outputs of the first and second comparators are connected to the inputs of the first AND element, the output of which is connected to the first input of the second AND element, the second input of which is connected to the second output of the third ¹ comparator, the outputs of the elements OR 'groups are one of the outputs of the [block, the other output of which is the output of the second element AND,