SU1019642A1 - Пересчетное устройство по модулю 1,5 - Google Patents
Пересчетное устройство по модулю 1,5 Download PDFInfo
- Publication number
- SU1019642A1 SU1019642A1 SU823377528A SU3377528A SU1019642A1 SU 1019642 A1 SU1019642 A1 SU 1019642A1 SU 823377528 A SU823377528 A SU 823377528A SU 3377528 A SU3377528 A SU 3377528A SU 1019642 A1 SU1019642 A1 SU 1019642A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- trigger
- flip
- clock
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
Изобретение относится к импульсной технике и может быть использовано в циф- . ровых вычислительных устройствах.
Известно пересчетное устройство по модулю 1,5, содержащее два триггера, распределитель и логические элементы flj.
Недостатком этого устройства является его сложность.
Наиболее близким по технической сущности к изобретению является устройство, содержащее два D -триггера, элемент И-НЕ, тактовый вход первого D-триггера соединен с тактовой шиной, инверсные выходы обоих D -триггеров .соединены сD-входами своих D -триг- геров, прямой выход первого D -триггера соединен с первым входом элемента И-НЕ, выход которого является первым выходом устройства [2 ].
Однако известное устройство имеет . относительно низкое быстродействие и недостаточную надежность за счет формирования ложного импульса на выходе первого элемента И-НЕ на больших частотах, так как в устройстве имеют место гонки сигналов.
Цель изобретения - повышение быстродействия и надежности.' Поставленная цель достигается тем, что в пересчетное устройство по модулю 1,5, содержащее два D-триггера, элемент И НЕ, тактовый вход первого D-триггера соединен с тактовой шиной, инверсные выходы обоих D .-триггеров соединены с D -входами своих D-триг. геров, прямой выход первого D -триг- : гера соединен с первым входом элемента И-НЕ, выход которого является первым выходом устройства, введен 'элемент НЕ,, вход которого соединен с тактовой шиной устройства, а вы- . < ход - с тактовым входом второго D-триггера, прямой выход которого . соединен с вторым входом элемента И НЕ, с S-входом первого D -триггера и с вторым выходом устройства, t 5-вход второго D-триггера соединен с прямым выходом первого D -триггера.
На чертеже представлена схема пересчетного устройства по модулю 1,5.
Устройство содержит О-триггеры 1 и 2 элемент НЕ 3,элемент И-НЕ 4 ,тактовую ' шину 5,первый 6 и второй 7 выходы.
Устройство работает следующим образом.
Входная импульсная последовательность со скваженностью два (меандр) : · поступает на тактовый вход триггера 1 и через элемент 3 НЕ на тактовый вход триггера 2.
В исходном состоянии триггер 1 находится в нулевом состоянии, триг- < гер 2 - в единичном, на выходе элемента И-НЕ - сигнал 1. Исходное состояние обеспечивается подачей
ВНИИ ПИ ___Заказ_3726/53___Ти£аж_9 36___________
ФЙлйал_ППП~Патент, г.Ужгород,ул.Проектная,4 установочного импульса на R -вход триггера 1.
Первый входной импульс перебрасывает триггер 1 в единичное состояние и сигнал с его прямого выхода снимает блокировку с установочного S-входа триггера 2, при этом на обоих входах элемента 4 будут, присутствовать сигналы логической единицы, а на его выходе сформируется уровень логического нуля.
В паузе между первым и вторым импульсами на выходе элемента 3 появляется сигнал логической единицы, который переводит триггер 2 в нулевое состояние,при этом на.выходе элёмента 4 появится сигнал логической единицы.
Сигнал логического нуля с прямого выхода триггера 2 по линии обратной связи будет присутствовать на 5-входе триггера 1, поддерживая единичное его состояние, и с приходом второ-го входного импульса его состояние не изменится. В паузе между вторым и третьим импульсами на выходе элемента 3 появится сигнал логической единицы, который переведет триггер 2 в единичное состояние, и сигнал с его прямого выхода снимает блокировку с установочного S-входа триггера 1. При этом на обоих входах элемента 4 будут присутствовать сигналы логической единицы, а на его выходе сформируется уровень логического нуля.
Третий входной импульс перебрасывает триггер 1 в нулевое состояние.. Нулевой сигнал с прямого выхода триггера 1 по линии обратной связи будет присутствовать на S-входе триггера 2, поддерживая единичное его состояние, и хотя в паузе между третьим 4Q. й четвертым импульсами на выходе элемента 3 сформируется единичный сигнал, состояние триггера 2 не изменится. В паузе между третьим и четвертым импульсами элементы пересчетной ячейки будут находиться в состоянии, соответствующем исходному.
Таким образом, во время первого входного импульса и в паузе между .вторым и третьим импульсами на выходе элемента 4 будут формироваться уровни логического нуля, т.е. два раза за три входных импульса. С приходом четвертого входного импульса функционирование устройства будет аналогично поступлению первого входного импульса, пятого - второму и т.д. Следовательно, устройство производит пересчет входной импульсной последовательности по модулю 1,5.
Таким образом, в предлагаемом устройстве устранено формирование ложного импульса на выходе формирователя тактовых импульсов,что позволяет повысить его быстродействие и надежность.
Claims (1)
- (57 ) ПЕРЕСЧЕТНОЕ УСТРОЙСТВО по модулю 1,5, содержащее два D -триггера, элемент И-НЕ, тактовый вход первого D-триггера соединен с тактовой шиной, инверсные выходы обоих iD-триггеров соединены с Р-входами своих D -триггеров, прямой выход первого D -триггера соединен с первым входом элемента И-НЕ, выход которого является первым выходом устройства, от л и,ч ающе е с я тем, что, с целью повышения быстродействия и надежности устройства, в него введен элемент НЕ, вход «которого соединен с тактовой шиной устройства, а выход - с тактовым входом второго D-триггера, прямой выход которого соединен с вторым входом элемента И-НЕ, с S-входом первого р -триггера и с вторым выходом устройства, S-вход второго р-триггера» соединен с прямым выходом первого р -триггера.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823377528A SU1019642A1 (ru) | 1982-01-04 | 1982-01-04 | Пересчетное устройство по модулю 1,5 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823377528A SU1019642A1 (ru) | 1982-01-04 | 1982-01-04 | Пересчетное устройство по модулю 1,5 |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1019642A1 true SU1019642A1 (ru) | 1983-05-23 |
Family
ID=20990811
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU823377528A SU1019642A1 (ru) | 1982-01-04 | 1982-01-04 | Пересчетное устройство по модулю 1,5 |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1019642A1 (ru) |
-
1982
- 1982-01-04 SU SU823377528A patent/SU1019642A1/ru active
Non-Patent Citations (1)
Title |
---|
1. Авторское свидетельство СССР 815923, кл. Н 03 К 23/02, 1979. 2, Авторское свидетельство СССР №646444, кл. Н 03 К 23/02, 1977 (прототип ). * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1019642A1 (ru) | Пересчетное устройство по модулю 1,5 | |
SU866751A1 (ru) | Делитель частоты следовани импульсов на 2,5 | |
ES402247A1 (es) | Perfeccionamientos en generadores de impulsos de fases mul-tiples sensibles a la frecuencia. | |
SU1024850A1 (ru) | Устройство дл контрол перемещени объекта | |
SU390671A1 (ru) | ВСЕСОЮЗНАЯ RATXt* !'!•'!'» ••'t"';.';?!^::ii;^if и | |
SU1246351A1 (ru) | Формирователь одиночных импульсов | |
SU940288A1 (ru) | Устройство контрол импульсов многоканального генератора | |
SU582573A1 (ru) | Устройство декодировани импульсных кодовых последовательностей | |
SU1297215A1 (ru) | Селектор импульсов | |
SU1411953A1 (ru) | Селектор импульсов по длительности | |
SU1034195A1 (ru) | Устройство управлени реверсивным счетчиком | |
SU1264093A1 (ru) | Устройство дл сравнени частот | |
SU1157666A1 (ru) | Формирователь одиночного импульса | |
SU1251302A1 (ru) | Устройство дл формировани импульсных последовательностей | |
SU671034A1 (ru) | Делитель частоты импульсов на семь | |
SU924839A1 (ru) | Формирователь задержанных импульсов | |
SU834928A1 (ru) | Счетчик с коэффициентом пересчета2 +1 | |
SU1050126A1 (ru) | Устройство дл контрол распределител импульсов | |
SU1312743A1 (ru) | Устройство дл декодировани кода Миллера | |
SU1035785A1 (ru) | Преобразователь последовательности импульсов в одиночный импульс | |
SU1277367A1 (ru) | Устройство дл временного разделени двух импульсных сигналов | |
SU1264337A1 (ru) | Счетное устройство с контролем | |
SU1411950A1 (ru) | Формирователь импульсов | |
SU855964A2 (ru) | Формирователь импульсов | |
SU612414A1 (ru) | Делитель частоты |