SU1018229A2 - Polyfunctional analog/digital converter - Google Patents

Polyfunctional analog/digital converter Download PDF

Info

Publication number
SU1018229A2
SU1018229A2 SU813319255A SU3319255A SU1018229A2 SU 1018229 A2 SU1018229 A2 SU 1018229A2 SU 813319255 A SU813319255 A SU 813319255A SU 3319255 A SU3319255 A SU 3319255A SU 1018229 A2 SU1018229 A2 SU 1018229A2
Authority
SU
USSR - Soviet Union
Prior art keywords
output
counter
input
valve
inputs
Prior art date
Application number
SU813319255A
Other languages
Russian (ru)
Inventor
Тельман Аббас Оглы Алиев
Рауф Мустафа Оглы Кадымов
Original Assignee
Институт Кибернетики Ан Азсср
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Институт Кибернетики Ан Азсср filed Critical Институт Кибернетики Ан Азсср
Priority to SU813319255A priority Critical patent/SU1018229A2/en
Application granted granted Critical
Publication of SU1018229A2 publication Critical patent/SU1018229A2/en

Links

Landscapes

  • Analogue/Digital Conversion (AREA)

Abstract

МНОГОФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ АНАЛОГ-КОД по авт. СВ. 511695, отличающийс  тем, что, с целью улучшени  метрологических характеристик преобразовате  , в него введены т-разр дный счётчик количества циклов, третий и четвертый триггеры, четвертый, п тый, шестой и сед(,мой вентили, т-разр дный счетчик изменени  первого разр да отсчета п вентилей первой группы, (т-1) рентилей второй группы, второй и третий элементы ИЛИ, причем между вторым выходом первой линии задержки и входом счетчика кодов второй элемент ИЛИ, второй вход которого додключен к шине оейдегр сброса, к первому входу третьего элемента ИЛИ, нулевым входам четвертого триггера, счетчика количества циклов ит-разр дного счетчика изменени  первого разр да отсчета, при выходы первого разр да счетчика кодов подключены к первьаи входам четвертого ,и п того вентилей, вторые входы которых подключены к входу счетчика количества циклов, к выходу mecTorjo вентил  и к второму входу третьего элемента ИЛИ, а выходы соответственно подключены к входам третьего триггера, выход которого соединен с входом счетчика изменени  первого разр да отсчета, единичные выходы кажцого разр да которого соответственно подключены к первым входам (т-1) вентилей первой группы, нуле- ; вые выходы соответственно подключены к первым входам (т-2) вентилей второй группы, в.ентили второй группы, начина  с ()-го венТил  по первый, последовательно соединены, а их выходы подключены соответственно к вторьм входам (т-1) вентилей первой группы,выходы с первого 00(-2) вентилей первой группы подключены к вхо (Л дам соответствующих ра:зр дов делител  частоты, вход J-го разр да которого подключен к выходу третьего элемента ИЛИ, третий вход .которого подключен к выходу &т1-1)-го вентил  первой группы, выходtn-ro вентил  первой группы подключен к шине выхода сигнализации, при этом выход счетчика количества циклов подклю- чен к e j:iHH4ftOMy входу четвертого 00 Ь5 Ь9 . триггера, нулевой выход которого подключен к первому входу шестого вентил , второй вход которого соединен с выходом делител  частоты и с первым 0 входом седьмого вентил , второй вход которого соединен с единичньоу выходом четвертого триггера, а выход .с первыми входами т-го вентил  первой группы и (т-1)-го вентил  второй груп MULTI-FUNCTIONAL CONVERTER ANALOG-CODE by the author. ST. 511695, characterized in that, in order to improve the metrological characteristics of the converter, a t-bit counter for the number of cycles, third and fourth triggers, fourth, fifth, sixth and gray (my valve, t-bit change counter of the first a bit of reference of the gates of the first group, (t-1) rentils of the second group, the second and third elements OR, and between the second output of the first delay line and the input of the code counter the second OR element, the second input of which is connected to the reset bus, the first input third element that OR, zero inputs of the fourth trigger, the counter of the number of cycles of the it-bit counter of the change of the first digit of the count, when the outputs of the first discharge of the code counter are connected to the first inputs of the fourth, and the fifth gates, the second inputs of which are connected to the input of the counter of the number of cycles, to the mecTorjo output of the valve and to the second input of the third element OR, and the outputs respectively are connected to the inputs of the third flip-flop, the output of which is connected to the input of the counter of change of the first digit of the reference, single outputs of each digit and of which, respectively, are connected to the first inputs (t-1) of the gates of the first group, zero; the outlets are respectively connected to the first inputs (t-2) of the valves of the second group, the second group, starting from the () ventil on the first, are connected in series, and their outputs are connected respectively to the second inputs (t-1) of the first valves groups, the outputs from the first 00 (-2) valves of the first group are connected to the input (L dam of the corresponding ra: frequency splitter slots, the input of the J-th bit of which is connected to the output of the third OR element, the third input of which is connected to the & t1-1) -th valve of the first group, output of the first group of valves under for prison Signaling output bus, the number of cycles of the counter output connected to chen e j: iHH4ftOMy fourth entry 00 b5 9. a trigger whose zero output is connected to the first input of the sixth valve, the second input of which is connected to the output of the frequency divider and the first 0 input of the seventh valve, the second input of which is connected to the single output of the fourth trigger, and the output of the first inputs of the t-th valve of the first group and (t-1) -th valve of the second group

Description

Изобретение относитс  к преобр зованию и кодированию информации и может найти применение в информационно-измерительных системах. По основному авт.св. 511695 из вестен многофункциональный преобра эователь аналог-код, содержащий пе вый и второй блоки сравнени , перв и второй триггеры, генератор .импул сов, генератор пилообразного напр  жени , первую и вторую линии задержки , делитель частоты, счетчик кодов, ВЕзКОДНые вентили, первый, в рой и третий переключатели, первый второй и третий вентили и элемент ИЛИ, причем первый вход первого бл ка сравнени  соединен с первой вход ной шиной, первый вход второго бло ка сравнени  соединен со второй входной клеммой, а вторые входы первого и второго блоков сравнени  / соединены с выходом генератора пилообразного напр жени , выход первого блока сравнени  соединен с пер выми клеммами первого и второго пе реключателей, вторые клеммы которых подключены к выходу второго.бло ка сравнени , а третьи - к первым входам соответственно первого и второго триггеров, вторые входы которых соединены с первым выходом первой линии задержки, выход генератора импульсов подключен ко входу делител  частоты, выход которого соединен со входом первой линии задержки , первый выход которой подклю чен ко йходу генератора пилообразно напр жени , выходы счетчика кодов соответственно соединены с первыми входами, выходных вентилей, первый выход первого триггера подключен к первому входу первого вентил , а второй его выход соединен с первыми входами второго и третьего вентилей , первый выход второго триггер соединен со вторым входом второго вентил  и второй его выход - со вто рыми входами первого и третьего вен тилей, третьи входы всех вентилей соединены с выходами генератора импульсов , а выходы - соответственно с первым, вторым и третьим входами элемента ИЛИ, выход третьего вентил  подключен к входу второй линии задержки, первый выход которой соединен с четвертым входом элемент ИЛИ, а второй - с управл ющим входом счетчика кодов, выход элемен та ИЛИ соединен с первой клеммой третьего переключател ,, втора  клем ма которого подключена к выходу делител  частоты, а треть  - ко вторыи входам выходных вентилей Cl3. Известное устройство не позвол ет автоматически определ ть шаг дискретизации входного сигнала, в результате чего сигнал преобразовываетс  или с неоправданно высокой час тотой, привод щей к избыточности информации, или же с низкой частотой , привод щей к погрешност м при восстановлении исходного сигнала. Цель изобретени  - улучшение метрологических характеристик преобразовател  путем автоматического определени  шага дискретизации. Поставленна  цель достигаетс  тем, что в многофункциональный преобразователь аналог-код введены т-разр дный счетчик количества циклов, третий и четвертый триггеры, четвертый, п тый, шестой и седьмой вентили, т-разр дный счетчик изменени  первого разр да отсчета, m вентилей первой группы, (т-1) вентилей второй группы, второй и третий элементы ИЛИ, причем между вторым выходом первой линии задержки и входом счетчика кодов включен второй элемент ИЛИ, второй вход которого подключен к шине общего сброса, к первому входу третьего элемента ИЛИ, нулевым входом четвертого триггера, счетчика количества циклов и га-разр дного счетчика изменени  первого разр да отсчета , при этом выходы первого разр да счетчика кодов подключены к первым входам четвертого и п того вентилей, вторые входы которых под .ключены к входу счетчика количества циклов, к выходу шестого вентил  и к второму входу третьего элемента ИЛИ, а выходы соответственно подключены к входам третьего триггера, выход третьего триггера соединен с входом счетчика изменени  первого разр да отсчета, единичные выходы каждого разр да которого соответственно подключены к первым входам (т-1) вентилей первой группы, а нулевые выходы - к первым входам (m-l) вентилей второй группы, вентили второй группы, начина  с (т-1)-го вентил  по первый, последовательно соединены , а их выходы подключены соответственно к вторым входам (ш-1) вентилей первой группы, выходы с первого по (т-2) вентилей первой группы подключены к входам соответствующих разр дов делител  частоты, вход j-Toro разр да которого подключен к выходу третьего элемента или, третий вход которого подключен к выходу (т-1)-го вентил  первой группы, выход т-го вентил  первой группы подключен к шине выхода сигнализаций, при этом выход счетчика количества циклов подключен к единичному входу четвертого триггера , нулевой выход которого подключен к первому входу шестого вентил  , второй вход которого соединен с выходом делител  частоты и с первым входом седьмох о вентил , второй вход которого соединен с единичным выходом четвертого триггера, а его выхол соединен с первыми входами т-го вентил  первой группы и ()-ro вентил  второй группы. На чертеже приведена схема много функционального преобразовател  аналог-код. Схема содержит блоки сравнени  1 и генератор пилообразного на пр жени  2, триггеры 3 и Bj, венти ли , генератор 5 импульсов, делитель частоты 6, линии задержки и 9, элемент ИЛИ 8, счетчик кодов выходные вентили 11, переключатели 12 - 14, выхода 15 и 16 линии задержки 9 , клходы 17 и 18 линии за:держки 7, т-разр дный счетчик количества циклов 19, венти ли 20 и 202 триггер 21, элемент ИЛИ 22, т-разр дный счетчик 26 изме нени  первого разр да отсчета, га вентилей первой группы ,„, (т-1) вентилей второй группы ., элемент ИЛИ 29, шину 30 выхода сигнализации,шину 31 общего сбро Многофункциональный преобразователь аналог-код работает в следующи режимах: преобразование напр же ,ни  в код с автоматическим определе нием шага дискретизации; преобразов ние напр жени  в код с одновременны дискретным воздействием в квадрат и автоматическим определением шага ди скретизации; преобразование двух аналоговых величин в код с одновременным дискретным перемножением и автома тическим определени  шага дискретизац В первом режиме работы дл  преобразовани  напр жени  и в код переключатель 12 устанавливаетс  в положение 12/1, переключатель 13 положение 13/1, переключатель 14 в положение 14/2. В начале работы по шине Общий сброс устройство устанавливаетс  в начальное состо ние. При этом т-раэр дный счетчик количества циклов 19, счетчик кодов 10, триггер 23 и счетчик изменени  первого разр да отсчета 26 устанавливаютс  в нулевые состо ни , а соответствующий j-Й разр д делител  частоты 6 устанавливаетс  в единичное состо ние. Делитель частоты 6 представл ет собой вычитающий счетчик, из содержимого которого при каждом посту лении импульса с выхода генератора вычитаетс  единица. Чтобы получить на выходе делител  частоты 6 сигнал определенной частоты в каждом цикле один из его разр дов устанавливаетс  в единичное состо ние. После вычитани  из содержимого делител  час тоты 2 1шпульсов содержимое делите л  частоты равн етс  нулю, и на его выходе получаетс  сигнал, при помощи которого начинаетс  очередной шаг преобразовани . Например, если 8-й разр д делител  частоты 6 в каждом цикле устанавливать в единичное состо ние, то через 2 256 им- пульсов от генератора 5 будет начало нового цикла преобразовани . Если же 9-й разр д делител  частоты установить в единичное, состо ние , то через 2 512 импульсов генератор 5 будет начинатьс  очередной цикл преобразовани . Аналогичньм образом, измен   содержимое де .лител  частоты 6, можно изменить шаг квантовани  по времени, т.е. частоту преобразовани . Дл  каждого преобразовател  в зависимости от крутизны компенсирующего пилообразного напр жени  можно выбирать максимально возможную частоту преобразовани . Допустим, что разр дом делител  частоты 6, при установлении которого в единичное состо ние получаетс  максимально возможна  частота квантовани  дл  данного типа преобразовател ,  вл етс  j-й разр д. После вычитывани  из .содержимого делител  частоты 6-2 импульсов от генератора 5 на его выходе по вл етс  сигнал, который поступает ко входам линии задержки 9, вентилей 24, 25 и через переключатель 14 передает содержимое счетчика кодов 10 на вход устройства . Ко вторым входам вентилей 24 и 25 поступают уровни напр жени  с выходов триггера 23. Так как триггер 23 находитс  в нулевом состо нии , то открыт только вентиль 24. Сигнал с выхода вентил  24 через элемент ИЛИ 29 устанавливает j-и разр д делител  частоты 6 в единичное состо ние дл  следукадего цикла преобразовани , увеличивает содержимое счетчика циклов 19 на единицу и через вентили 20 и 20 переписывает состо ние первого разр да (нулевое состо ние) счетчика кодов 10 в триггер 21. Сигнал с выхода 15 линии задержки 9 через элемент ИЛИ 22 обнул ет счетчик кодов 10, а с выхода 16 линии задержки 9 - запускает генератор пилообразного напр жени  2 и устанавливает в единичное положение триггеры 3-,, 3 2- При этом открываетс  вентиль 4.J, серии импульсов с выхода генератора импульсов 5, проход  через открытый вентиль 4, линию задержки 7, с выхода 17 линии задержки 7 поступают на управл ющий вход счетчика кодов 10. При равенстве пилообразного напр жени  с измер емым напр жением Ujj на выходе блока сравнени  1 вырабатываетс  импульс, который устанавливает триггеры 3. и 32 в нулевое состо ние, при этом закрываетс  вентиль 4 и прекращаетс  поступление импульсов на вход счетчика кодов 10. Количество импульсов, зафиксированное счетчиком кодов 10, пропорционально значению измер емой величины в данном цикле преобразовани . Сдержимое счетчика кодов 10 представл ет собой цифровой эквивалент иэ .мер емой величины в двоичной системе . Этим завершаетс  первый цикл преобразовани .The invention relates to the conversion and coding of information and may find application in information measuring systems. According to the main auth. 511695, a multifunctional analog-to-code converter, containing the first and second comparison blocks, the first and second triggers, the generator of pulses, the saw-tooth voltage generator, the first and second delay lines, the frequency divider, the counter of codes, the FLOOR VALVES, the first, in the swarm and third switches, the first second and third valves and the OR element, the first input of the first comparison block is connected to the first input bus, the first input of the second comparison block is connected to the second input terminal, and the second inputs of the first and second blocks comparison / connected to the output of the sawtooth generator, the output of the first comparison unit is connected to the first terminals of the first and second switches, the second terminals of which are connected to the output of the second comparison unit, and the third to the first inputs of the first and second triggers, the second the inputs of which are connected to the first output of the first delay line, the output of the pulse generator is connected to the input of a frequency divider, the output of which is connected to the input of the first delay line, the first output of which is connected to a gene A sawtooth voltage, the code counter outputs are respectively connected to the first inputs, output valves, the first output of the first trigger is connected to the first input of the first valve, and the second output is connected to the first inputs of the second and third valves, the first output of the second trigger is connected to the second input of the second the valve and its second output - with the second entrances of the first and third veins, the third inputs of all the gates are connected to the outputs of the pulse generator, and the outputs - respectively with the first, second and third inputs OR, the output of the third valve is connected to the input of the second delay line, the first output of which is connected to the fourth input of the OR element, and the second is connected to the control input of the code counter, the output of the OR element is connected to the first terminal of the third switch, the second terminal of which is connected to the output of the frequency divider, and a third - to the second inputs of the output valves Cl3. The known device does not automatically determine the sampling step of the input signal, as a result of which the signal is transformed either at an unreasonably high frequency resulting in redundancy of information, or at a low frequency resulting in errors when the original signal is restored. The purpose of the invention is to improve the metrological characteristics of the converter by automatically determining the sampling step. The goal is achieved by introducing a t-bit counter for the number of cycles, third and fourth triggers, the fourth, fifth, sixth and seventh gates, t-bit count of the first count digit, first gates into the multifunctional analog-code converter. group, (t-1) valves of the second group, the second and third elements OR, and between the second output of the first delay line and the input of the code counter is included the second OR element, the second input of which is connected to the common reset bus, to the first input of the third OR element, the zero input of the fourth trigger, the counter of the number of cycles and the n-bit counter of the change of the first discharge of the count, while the outputs of the first discharge of the counter of codes are connected to the first inputs of the fourth and fifth gates, the second inputs of which are connected to the input of the counter of the number of cycles, to the output of the sixth valve and to the second input of the third element OR, and the outputs are respectively connected to the inputs of the third trigger, the output of the third trigger is connected to the input of the counter of the change of the first digit of the count, the unit outputs of each The arrays of which are respectively connected to the first inputs (t-1) of the valves of the first group, and zero outputs to the first inputs (ml) of the valves of the second group, valves of the second group, starting with (t-1) -th valve on the first, are connected in series and their outputs are connected respectively to the second inputs (w-1) of the gates of the first group, the outputs from the first to (t-2) valves of the first group are connected to the inputs of the corresponding bits of the frequency divider, the j-Toro input of which is connected to the output of the third element or, the third input of which is connected to the output (t-1) - the valve of the first group, the output of the t-th valve of the first group is connected to the alarm output bus, while the output of the number of cycles counter is connected to the single input of the fourth trigger, the zero output of which is connected to the first input of the sixth valve, the second input of which is connected to the output of the frequency divider and with the first input of the seventh valve, the second input of which is connected to the single output of the fourth trigger, and its output is connected to the first inputs of the t-th valve of the first group and () -ro valve of the second group. The drawing shows a diagram of a multi-functional analog-to-code converter. The circuit contains comparison blocks 1 and a sawtooth generator for yarn 2, triggers 3 and Bj, a valve, a generator of 5 pulses, a frequency divider 6, delay lines and 9, an element of OR 8, a code counter, output valves 11, switches 12-14, outputs 15 and 16 delay lines 9, clogs 17 and 18 lines for: holders 7, t-bit counter for the number of cycles 19, valve 20 and 202 flip-flop 21, element OR 22, t-bit counter 26 for changing the first digit of the count , ha of valves of the first group, „, (t-1) of valves of the second group., element OR 29, alarm output bus 30, bus 31 total reset A functional analog-code converter operates in the following modes: conversion, for example, or into a code with automatic determination of the sampling step; voltage conversion into a code with simultaneous discrete exposure to a square and automatic determination of the step of discretization; conversion of two analog values into a code with simultaneous discrete multiplication and automatic determination of the discrete step In the first operation mode for voltage conversion and into code 12 is set to 12/1, switch 13 is position 13/1, switch 14 to position 14/2 . At the start of bus operation, a general reset is set to the initial state. In this case, the t-rar counter of the number of cycles 19, the counter of codes 10, the trigger 23 and the counter of change of the first discharge of reference 26 are set to zero states, and the corresponding j-th digit of frequency divider 6 is set to one. The frequency divider 6 is a subtracting counter, from the contents of which one is subtracted at each post pulse from the generator output. In order to obtain at the output of frequency divider 6 a signal of a certain frequency in each cycle one of its bits is set to one. After subtracting from the contents of the splitter frequency of 2 1pulses, the contents of the splitter frequency are zero, and at its output a signal is obtained with which the next conversion step is started. For example, if the 8th bit of frequency divider 6 in each cycle is set to one, then through 2 256 pulses from generator 5 there will be the beginning of a new conversion cycle. If the 9th bit of the frequency divider is set to one, the state, then through 2,512 pulses, the generator 5 will begin the next conversion cycle. Similarly, by changing the contents of the de-frequency 6, you can change the quantization step in time, i.e. conversion frequency. For each transducer, depending on the slope of the compensating sawtooth, you can select the maximum possible conversion frequency. Suppose that the bit of frequency divider 6, when established in the unit state, yields the maximum possible quantization frequency for this type of converter, is the jth bit. After subtracting the frequency divider 6-2 pulses from the generator 5 to its the output is a signal that arrives at the inputs of the delay line 9, the valves 24, 25, and through the switch 14 transfers the contents of the code counter 10 to the input of the device. The second inputs of the valves 24 and 25 receive voltage levels from the outputs of the trigger 23. Since the trigger 23 is in the zero state, only the gate 24 is open. The signal from the output of the valve 24 through the OR element 29 sets the j-bit of the frequency divider 6 to one state for the next conversion cycle, increases the contents of cycle counter 19 by one and via gates 20 and 20 rewrites the first discharge state (zero state) of code counter 10 to trigger 21. Signal from output 15 of delay line 9 through OR element 22 flushes counter counter 10, and from the output 16 of the delay line 9, it starts the saw-tooth voltage generator 2 and sets the triggers 3-, 3 2 to a single position. This opens the valve 4.J, a series of pulses from the output of the pulse generator 5, the passage through the open valve 4, the delay line 7, from the output 17 of the delay line 7, goes to the control input of the code counter 10. When the sawtooth voltage is equal, the measured voltage Ujj at the output of the comparison unit 1 produces a pulse that sets the triggers 3. and 32 to zero state this closes in ntil 4 and stopped at receipt of the input code pulse counter 10. The number of pulses recorded code counter 10, the value proportional to the measured value in the conversion cycle. The counter of the code counter 10 is the digital equivalent of the measurable value in the binary system. This completes the first conversion cycle.

Однако сигналы с выхода генератора 5 продолжают поступать на входы делител  частоты 6. В момент,, когда количество импупьсов от генератора будет равно 2, т.е. после вычитывани  из содержимого делител  частоты импульсов в количестве 2, содержимое делител  частоты оп ть равн етс  нулю, и на его выходе получаетс  второй сигнал, при помощи которого начинаетс  очередной т.е. второй цикл преобразовани . Этот сигнал также, аналогично описанному, поступа  ко входам линии задержки 9 вентилей 24, 25 и 11, передает содержимое счетчика кодов 10, т.е. . цифровой эквивалент измер емой величины первого цикла преобразовани , на выход устройства. Сигнал с выхода открытого вентил  24 аналогино описанному через элемент ИЛИ 29 устанавливает }-й разр д делител  частоты б в единичное состо ние, увеличивает содержимое счетчика циклов 19 на единицу и через вентили 20 и 20 переписывает состо ние первого разр да счетчика кодов 10 в триггер 21. Если в результате первого цикла преобразовани  первый разр д счетчика кодов 10 находитс  единичном состо нии, то при перепис его состо ни  в триггер 21 состо ние триггера 21 изменитс , в результате чего с выхода триггера 21 на вход счетчика изменени  первого разр да отсчета 26 поступит сигнал изменени  состо ни  триггера. Если в результате первого цикла первый разр д счетчика кодов 10 находитс  в нулевом состо нии, то при переписи его состо ни  в триггер 21 состо ние триггера 21 не изменитс , в результате чего с выхода триггера 2.V на вход сч гтчика изменени  первого разр да отсчета 26 сигнал не поступит. Сигнал с выхода 15 линии задержки 9 через элемент ИЛИ 22 обнул ет счетчик кода 10, ас выхода 16 линии задержки - запускает генератор пилообразного напр жени  2, устанавливает в единичное состо ние триггеры 3,,, Sg, и аналогично описанному протекает второй цикл преобразовани . Как было отмечено, в кажДс цикле преобразовани  сигнал с выхода делител  частоты б прибавл ет единицу к содержимому счет ика циклов 19. После m циклов преобраэовани  сигнал переполнени  с выхода стариюго разр да счетчика циклов 19 устанавливает Б единичное состо ние триггер 23. При этом закрываетс  вентиль 24 и открываетс  век тиль 25. Начина  с этого момента сигналы с выхода делител  частоты 6 проход т через открытый вентиль 25 и поступают на входы вентилей первой и второй групп 27 и 28..However, signals from the output of generator 5 continue to flow to the inputs of frequency divider 6. At the moment, when the number of impulses from the generator is 2, i.e. after subtracting the number of pulses in the amount of 2 from the content, the content of the frequency divider again equals zero, and at its output a second signal is obtained, with the help of which the next one begins. second conversion cycle. This signal also, as described above, arriving at the inputs of the delay line 9 of the valves 24, 25 and 11, transmits the contents of the code counter 10, i.e. . digital equivalent of the measured value of the first conversion cycle, to the output of the device. The signal from the output of the open valve 24, analogously described through the element OR 29, sets the} -th frequency divider of the unit b to one, increases the contents of the cycle counter 19 by one, and via the valves 20 and 20 rewrites the state of the first discharge of the code counter 10 to a trigger 21. If, as a result of the first conversion cycle, the first bit of the counter of codes 10 is in the single state, then when overwriting its state into the trigger 21, the trigger 21 will change, resulting in the output of the trigger 21 to the input of the change counter of the first one the reference digit 26 will receive a signal for a change in the state of the trigger. If, as a result of the first cycle, the first discharge of the counter of codes 10 is in the zero state, then when you census its state into the trigger 21, the trigger 21 does not change, as a result of which the output of the trigger 2.V goes to the input of the first digit to change the first digit reference 26, the signal is not received. The signal from the output 15 of the delay line 9 through the element OR 22 nulls the counter of code 10, the ac of the output 16 of the delay line - starts the saw-tooth voltage generator 2, sets the triggers 3 ,,, Sg to one state, and the second conversion cycle proceeds as described. As noted, in each conversion cycle, the signal from the output of the frequency divider b adds one to the contents of the cycle count 19. After m conversion cycles, the overflow signal from the old discharge output of the cycle counter 19 sets B to single state trigger 23. At the same time, the valve closes 24 and vector 25 opens. Starting from this moment, the signals from the output of frequency divider 6 pass through the open valve 25 and enter the valve inputs of the first and second groups 27 and 28 ..

Если в конце каждого цикла преобразовани  состо ние первого разр да счетчика кодов 10 измен етс , то в начале каждого следующего цикла О измен етс  и состо ние триггера 21, в результате чего в начале каждого следующего цикла преобразовани  на вход счетчика изменени  первого разр да отсчета 26 nocTynafST сигнал.If at the end of each conversion cycle the state of the first discharge of code counter 10 changes, then at the beginning of each next cycle O the status of trigger 21 also changes, resulting in the change of the first discharge of reference 26 at the beginning of each subsequent conversion cycle to the input of counter nocTynafST signal.

5 Таким образом, в результате m циклов преобразовани  состо ние первого разр да счетчика кодов 10 m раз измен етс , и на вход счетчика изменени  первого разр да отсчета 26 m раз5 Thus, as a result of m conversion cycles, the state of the first bit of the code counter is changed 10 m times, and the input of the first digit change counter is 26 m times

0 .поступает сигнал. При этом старший 1п-й разр д счетчика 26 находитс  в единичном состо нии, и открыт т-й вентиль первой группы 27, Это свидетельствует о том, что скорость изменени  преобразуемого сигнала больше частоты дискретизаций, и выбранна  максимальна  частота преобразовани  оказываетс  недостаточной. При этом сигнал с выхода вентил  25 че рез открытый вентиль 27 поступает на шину 30 выхода сигнализации.0. A signal is coming. At the same time, the most high 1st bit of counter 26 is in the unit state, and the mth valve of the first group 27 is open. This indicates that the rate of change of the converted signal is higher than the sampling rate, and the maximum conversion frequency selected is insufficient. In this case, the signal from the output of the valve 25 through the open valve 27 enters the bus 30 of the alarm output.

Если т-й разр д указанного счетчика оказываетс  в нулевом состо нии, а (т-1)-й разр д - в единичном состо нии , то будут открыты (m-l)-eIf the t-th bit of the specified counter is in the zero state, and the (t-1) -th bit is in the one state, then (m-l) -e will be opened

5 вентили первой и второй групп 28, 27. Следовательно, сигнал с выхода вентил  25 через открытые вентили 28 ,, 27 и элемент ИЛИ 29 устанавливает в единичное состо ние5, the valves of the first and second groups 28, 27. Consequently, the signal from the output of the valve 25 through the open valves 28 ,, 27 and the element OR 29 establishes one

0 j-и разр д делител  частоты. Это соответствует тому, что установленна  максимальна  частота преобразовани , выбрана правильно, и в дальнейшем в начале каждого цикла преобразовани ,0 j-bit frequency divider. This corresponds to the fact that the set maximum conversion frequency is chosen correctly, and later at the beginning of each conversion cycle,

5 аналогично описанному, устанавливаетс  в j-й разр д делител  частоты единица , и устройство работает с максимальной частотой преобразовани .5 as described above, is set to the j-th bit of the frequency divider unit, and the device operates at the maximum conversion frequency.

Если т-й и {т-1)-й разр ды счетQ чика 26 оказываютс  в нулевом состо нии , а (т-2)-й разр д - в единичном состо нии, то закрыты вентили 27, 27(f|,j, открыты вентили 28(т--,), 28j.,i,, 27,п,.„,. При этом сиг , нал с выхода вентил  25, через открытые вентили 28 п,.,, 28.к 27,,, устанавливает .в единичное состо ние }-И)-й разр д делител  частоты 6. Это свидетельствует о том, что частота преобразовани  значительно больше , чем скорость изменени  во времени преобразуемого сигнала. При установлении единицы в (+1)-й разр д делител  частоты, его содержимое увеличиваетс  в два раза по сравнению Р. Дредьиущим, когда единица нахорилась в j-oM разр де, и только после вычитани  из содержиморо делител  частоты 6-2 импульсов от генератора 5 его состо ние равн етс  нулю , и на выходе получаетс  сигнал начала очередного цикла преобразовани . Таким образом, сигнал на выходе делител  частоты 6 по вл етс  в два раза реже, т.е. частота преобразовани  автоматически уменьшает с  в два раза. I Если и {т-2)-й разр д счетчика 2 изменени  первого разр да отсчета находитс  ь нулевом состо нии, то сигнал с выхода открытого вентил  28tm 3) поступает на входы вентилей 27.j, 28 ,4)f и аналогично опи .санному анализируетс  состо ние (п1-3)-го разр да указанного счетчика 26. Анализ состо ний разр дов счетчи ка 26 продолжаетс  до обнаружени  разр да, наход щегос  в единичном состо нии. При обнаружении единицы в (m-k)-OM разр де счетчика изменени  первого разр да отсчета 26 в (j+k-l)-ft разр д делител  частоты 6 3аноситс  единица, что соответствуе автоматическому уме.ньшению частоты преобразовани  в 2 раз. В последующих циклах преобразов ни  состо ние триггера 23 не измен етс , вследствие чего вентиль 24 остаетс  закрытым, а вентиль 25 открытым . При этом также не измен етс состо ние триггера 21 и содержимое счетчика 26 изменени  первого разр да отсчета. В каждом цикле преобразовани  сигнал с выхода делител  частоты 6 проходит через открытый вентиль 25, производите запись еди ницы в (j+k-l)-ft разр д делител  частоты 6, и автоматически выбранна частота преобразовани  дл  последую щих циклов остаетс  посто нной. Дл  преобразовани  напр жени  Uy в код переключатель устанавливаетс положение 12/2, а переключатель 13 в положение 13/2. Работа преобразов тел  при этом происходит аналогично работе при преобразовании напр жени  UK с автоматическим определе нием шага дискретизации. Во втором режиме работы дл  пре образовани  напр жени  U в код с одновременным его дискретным возве дением в квадрат переключатель 12 устанавливаетс  в положении 12/1, переключатель 13 - в положение 13/ а переключатель 14 - в положение 1 В начале работы во втором режиме также по шине Общий сброс устройство устанавливаетс  в начальное состо ние, т.е. т-разр дны счетчик количества циклов 19, счет чИк кодов 10, триггер 23 .и счетчик изменени  первого разр да отсчета 26 устанавливаетс  в нулевое состо ние, а соответствующий j-й разр д делител  частоты устанавливаетс  в единичное состо ние. При этом устройство работает с максимальной частотой преобразовани . После вычитывани .из содержимого делител  частоты С 2 импульсов содержимое делител  частоты 6 раин етс  нулю, и на его выходе получаетс  сигнал, который поступает ко входам линии задержки 9, вентилей 24 и 25. Ко BTopfcw входам вентилей 24 и 25 поступают уровни напр жени  с выходов триггера 23. Так как триггер 23 находитс  в нулевом состо нии, то открыт только вентиль 24. Сигнал с выхода вентил  24 через элемент ИЛИ 29 устанавливает j-й разр д делител  частоты6 в единичное состо ние, увеличивает содержимое счетчика циклов 19 на единицу и через вентиль 20 и 20 переписывает состо ние первого разр да (нулевое состо ние) счетчнка кода 10 в триггер 21. Сигнал с выхода 15 линии задержки 9 через элемент ИЛИ 22 обнул ет счетчик кодов 10, ас выхода 16 линии задержки 9 запускает генератор пилообразного напр жени  2 и устанавливает в единичное состо ние триггеры 3 и 32. При этом открываетс  вентиль 4j, серии импульсов с выхода генератора импульсов 5, проход  через открытый вентиль 4j, элемент ИЛИ 8, переключатель 14, поступают на входы выходных вентилей 11, импульсы с выхода вентил  4, задержанные на небольшой промежуток времени, с выхода 17линии задержки 7 поступают на управл ющий.вход счетчика кодов 10. Импульсы от выхода 18 линии задержки 7 через элемент ИЛИ 8 и переключатель 14 поступают на входы выходных вентилей 11. Таким образом, содержимое счетчика кодов 10 возрастает в естественном пор дке, т.е. 1; 2; 3; 4 и т.д., и через выходные вентили 11 на выход передаютс  коды чисел 0,1; 1,2; 2,3; 3,4; 4,5; и т.д., сумма которых равна квадрату числа, наход щегос  в счетчике кодов 10, т.е. квадрату преобразуемой величины. Этим завершаетс  первый цикл работы устройства. Однако сигналы с выхода генератора 5 продолжают поступать .на входы делител  частоты 6. В момент, когда количество ймпульсо.в от гене ратора будет равно 2, т.е. после вычитывани  из содержимого делител  частоты импульсов в коли .остве 2, содержимое делител  частоты оп ть равн етс  нулю, и на его выходе получаетс  второй сигнал, который поступает ко входам линии задержки 9, и через открытый вентиль 24, аналогично описанному, через элементIf the tth and (t-1) -th bits of the counter Q of the chuck 26 turn out to be in the zero state, and the (t-2) th discharge are in the single state, then the valves 27, 27 are closed (f |, j , valves 28 (t--,), 28j., i ,, 27, п ,. „, are open. At the same time, the signal from the output of valve 25, through open valves 28 and 28, 27k, , establishes. in the single state} -I) -th bit of frequency divider 6. This indicates that the conversion frequency is much greater than the rate of change in time of the converted signal. When setting the unit to the (+1) -th bit of the frequency divider, its content is doubled compared to P. Dredging, when the unit has fidgeted with the j-oM bit, and only after subtracting from the content divider the frequency divider 6-2 pulses from generator 5, its state is zero, and the output is the start signal of the next conversion cycle. Thus, the signal at the output of frequency divider 6 appears two times less, i.e. the conversion frequency automatically reduces with twice. I If the (t-2) -th bit of the counter 2 change of the first digit of the reference is in the zero state, then the signal from the output of the open valve 28tm 3) goes to the inputs of the valves 27.j, 28, 4) f and is similar to To the scanned state, the (1-3) -th bit of the specified counter 26 is analyzed. Analysis of the states of the digits of the counter 26 continues until the detection of the discharge, which is in the unit state. When a unit is detected in (m-k) -OM, the discharge of the counter of change of the first discharge of reference 26 in (j + k-l) -ft, the division of frequency divider 6 is equal to one, which corresponds to an automatic reduction of the conversion frequency by a factor of 2. In subsequent cycles, the conversion of the state of the trigger 23 does not change, whereby the valve 24 remains closed and the valve 25 is open. It also does not change the state of the trigger 21 and the contents of the counter 26 changes the first discharge of the reference. In each conversion cycle, the signal from the output of frequency divider 6 passes through the open valve 25, record a unit of (j + k-l) -ft bit of frequency divider 6, and the automatically selected conversion frequency for subsequent cycles remains constant. To convert the voltage Uy to the code, the switch is set to position 12/2, and switch 13 to position 13/2. In this case, the operation of the transforming bodies occurs in the same way as during the transformation of the UK voltage with automatic determination of the discretization step. In the second mode of operation, to convert voltage U into a code while simultaneously discretely squaring it, switch 12 is set to position 12/1, switch 13 to position 13 / and switch 14 to position 1 At the beginning of operation in the second mode also bus General reset the device is set to the initial state, i.e. the t-bit counter is the number of cycles 19, the count of codes 10, the trigger 23. and the counter of the first digit of the counting 26 is set to the zero state, and the corresponding j-th bit of the frequency divider is set to one. In this case, the device operates at the maximum conversion rate. After reading the contents of the C 2 pulse frequency divider, the contents of frequency divider 6 go to zero, and at its output a signal is received that goes to the inputs of delay line 9, gates 24 and 25. The voltage levels from the gates 24 and 25 are received at the BTopfcw. the trigger outputs 23. Since the trigger 23 is in the zero state, only the gate 24 is open. The signal from the output of the gate 24 through the OR element 29 sets the jth bit of the frequency divider 6 to one, increases the contents of the cycle counter 19 by one and through valve 20 and 2 0 rewrites the state of the first bit (zero state) of the counter code 10 to the trigger 21. The signal from the output 15 of the delay line 9 through the element OR 22 nulls the code counter 10, and the output ac of the output 16 of the delay line 9 starts the sawtooth generator 2 and sets Triggers 3 and 32 are turned to one state. This opens valve 4j, a series of pulses from the output of the pulse generator 5, passage through the open valve 4j, element OR 8, switch 14, is fed to the inputs of the output valves 11, pulses from the output of valve 4, delayed for a short period time, from the output 17, the delay line 7 goes to the control input of the code counter 10. The pulses from the output 18 of the delay line 7 through the OR element 8 and the switch 14 arrive at the inputs of the output valves 11. Thus, the content of the code counter 10 increases naturally dke i one; 2; 3; 4, etc., and through the output valves 11, the codes of the numbers 0.1 are transmitted to the output; 1.2; 2.3; 3.4; 4.5; etc., the sum of which is equal to the square of the number located in the counter of codes 10, i.e. the square of the converted value. This completes the first cycle of the device. However, signals from the output of the generator 5 continue to arrive at the inputs of frequency divider 6. At the moment when the number of impulses from the generator is 2, i.e. after reading the pulse frequency divider from the contents of stop 2, the contents of the frequency splitter are again zero, and a second signal is received at its output, which goes to the inputs of the delay line 9, and through the open gate 24, similarly to that described, through the element

ИЛИ 29 устанавливает j-й разр д делител  частоты 6 в единичное состо  ние, увеличивает содержимое счётчика цнклов 19 на единицу и через вентилн 20-, и 202 переписывает состо ние первого- разр да счетчика кодов 10 в триггер 21.OR 29 sets the jth bit of the frequency divider 6 to one, increases the contents of the cnc counter 19 by one and through the valve 20-, and 202 rewrites the first-bit state of the code counter 10 to the trigger 21.

Если в результате первого цикла преобразовани  первый разр д ,счвтчика кодов 10 находитс  вединичном состо нии, то при переписи его соето ки  в триггер 21 состо ние триггера 21 измен етс , в результате чего с выхода триггера 21 на вход счетчика 26 и;эменени  первого разр да отсчета поступает сигнал изменени  состо ни  триггера 21. Если в результате первого цикла преобразовани  первый разр д счетчика кодов 10 находитс  в нулевом состо нии , то при переписи его состо ни  в триггер 21 состо ние триггера 21. не измен етс , в результате чего с выхода .триггера 21 на вход счетчика 26 изменени  первого разр да отсчета сигнал не поступает. Сигнал с выхода 15 линии задержки 9 через элемент ИЛИ 22 обнул ет счетчик кодов 10, ас выхода 16 линии задержим 9 - запускает генератор пилообразного напр жени  2, устанавливает в единичное положение триггеры 3,, 3 2 и аналогично описанному протекает второй цикл работы устрой .ства. В каждсм цикле преобразовани  сигнал с выхода делител  частоты 6 прибавл ет единицу к содержймому счетчика циклов 19. После m циклов преобразовани  сигнал перепОлнени  с выхода стар иего разр да счетчика циклов 19 устанавливает в единичное состо ние триггер 23. При этом закрываетс  вентиль 24 и открываетс  вентиль 25. Начина  с этого момента сигналы с выхода делител  частоты 6 проход т через открытый вентиль 25 и поступают на входы вентилей первой и второй групп 27 и 28If, as a result of the first conversion cycle, the first bit of the code 10 counter is in the single state, then when it is copied to the flip-flop 21, the flip-flop 21 changes, resulting in the output of the flip-flop 21 to the input of the counter 26 and; Yes, there is a change in state signal of trigger 21. If as a result of the first conversion cycle, the first discharge of code counter 10 is in the zero state, then when you censor its state in trigger 21, the trigger state 21 does not change, as a result output The trigger 21 to the input of the counter 26 changes the first bit of the reference signal is not received. The signal from the output 15 of the delay line 9 through the element OR 22 zeroes the code counter 10, and the output 16 of the line 16 delays 9 — starts the sawtooth generator 2, sets the triggers 3, 3 2 to one position and proceeds the second cycle of operation of the device as described. properties. In each conversion cycle, the signal from the output of frequency divider 6 adds one to the contents of cycle counter 19. After m conversion cycles, the overfill signal from the output of the previous bit of cycle counter 19 sets the trigger 23 to one. At this, the valve 24 closes and the valve opens. 25. From this moment on, signals from the output of frequency divider 6 pass through the open valve 25 and arrive at the inputs of the valves of the first and second groups 27 and 28

Если в конце каждого, цикла преобр зовани  состо ние первого разр да счетчика кодов 10 измен етс , то в начале каждого следукицего цикла измен етс  и состо ние триггеоа 21, в результате чего в начале каждого следующего цикла преобразовани  на вход счетчика изменени  первого разр да отсчета поступает сигнал. Таким образом, в результате га циклов преобразовани  состо ние первого разр да счетчика кодов 10 после каждого цикла преобразовани  m раз измен етс , и на вход счетчика 26 изменени  первого разр да отсчета m ра поступает сигнал. При этом старший т-й разр д счетчика 26 находитс  в единичном состо нии, и открыт го-й вентиль первой группы 27. Это  вление свидетельствует о том, что скорость изме.нени  преобразуемого сигнала больше частоты дискретизации, , и выбранна  максимальна  частота преобразовани  оказываетс  недостаточной . При этомсигнал с выхода вентил  25 через открытый вентиль 27 поступает на шину 30 сигнализации.If at the end of each conversion cycle the state of the first discharge of the code counter 10 changes, then at the beginning of each follow-up cycle the trigger state 21 also changes, resulting in the change of the first discharge of the counter at the beginning of each next conversion cycle signal arrives. Thus, as a result of ga conversion cycles, the state of the first discharge of code counter 10 after each conversion cycle changes m times, and a signal is received at the input of counter 1 of the change of the first discharge of sample mp. In this case, the highest m-th bit of counter 26 is in the single state, and the first valve of the first group 27 is open. This phenomenon indicates that the rate of change of the converted signal is higher than the sampling frequency, and the selected maximum conversion frequency is insufficient. When this signal from the output of the valve 25 through the open valve 27 enters the bus 30 alarm.

Если т-й разр д указанного счетчика оказываетс  в нулевом состо нии , а ( разр д - в единичном состо нии, то открыты {т-1)-е вентили первой и второй групп , 27( . . Следовательно, сигнал с выхода вентил  25 через открытые вентили 28(rTi-t}r 27 {, и элемент ИЛИ 29 устанавливает в единично состо ние j-й разр д делител  частоты 6. Это соответствует тому, что установленна  максимальна  частота преобразовани  выбрана правильно, и в дальнейшем в начале каждого цикла .преобразовани , аналогично описанному , устанавливаетс  в j-й разр д делител  частоты единица, и устройство работает с максимальной частотой преобразовани .If the tth bit of the specified counter is in the zero state, and (the bit is in the one state, then the (t-1) -e valves of the first and second groups, 27 (. Consequently, the signal from the output of the valve 25 through open gates 28 (rTi-t} r 27 {, and the OR element 29 sets the jth bit of the frequency divider 6 into one. This corresponds to the fact that the set maximum conversion frequency is selected correctly, and later at the beginning of each cycle A transform, similarly to that described, is set to the j-th bit of the frequency divider one, and the device operates at the maximum conversion rate.

Если т-й и (ш-1)-й разр ды счетчика 26 оказываютс  в нулевом состо нии , а (т-2)-и разр д в единичном состо нии, то з aкpыты вентили 27, 1) 28 з} и открыты вентили 28(-Л 2«{ш-2) 27(.2, .При этом сигнал с выхода вентил  25 через открытые вен.тили 28 .j, 28 (тт1-2. и ) устанавливает в единичное состо ние (+1)-й разр д делител  частоты 6. Это сззидетельствует о то что частота преобразовани  значительно больше, чем скорость изменени  во времени преобразуемого сиг|нала . При установлении единицы в (j+l)-ft разр д делител  частоты его содержимое увеличиваетс  в два раза по сравнению с предыдущим, когда единица находилась в j-ом разр де, и только после вычитывани  из содержимого делител  частоты им-пульсов от генератора 5 его состо ние равн етс  нулю, и на вызсоде получаетс  сигнал .начала очередного цикла преобразовани . Таким образом , сигнал на выходе делител  частоты б по вл етс  в два раза реже , т.е. частота преобразовани  автоматически уменьшаетс  в два раза.If the m-th and (w-1) th bits of counter 26 are in the zero state, and (m-2) are and the bit in the single state, then the valve gates 27, 1) 28 g} are open gates 28 (-L 2 "(w-2) 27 (.2,. At the same time, the signal from the output of the valve 25 through open vents. 28, j, 28 (tm1-2. and)) sets one state (+1 ) th bit of the frequency divider 6. This indicates that the conversion frequency is much greater than the rate of change over time of the signal being converted.When a unit is set to (j + l) -ft, the bit of the frequency divider is doubled comparing the previous one, when the unit was in the jth bit, and only after reading out the pulse frequency divider from the generator 5, its state is zero, and a signal is received at the beginning of the next conversion cycle. at the output of frequency divider b, it appears two times less, i.e. the conversion frequency is automatically reduced by half.

Если и (т-2)-ой разр д счетчика 2 изменени  первого разр да находитс  в нулевом состо нии, то сигнал с выхода открытого вентил  28() поступает на входы вентилей 27(.3j, 28,.. , и аналогично описанному анализируетс  состо ние (т-З)-го разр да указанного счетчика 26. Анализ состо ний разр дов счетчика 26 продолжаетс  до обнаружени  разр да, наход щегос  в единичном состо нии. При обнаружении единицы в (ni-k)-oM разр де счетчика 26 в (+Х-1)-й разр д делител  частоты б заноситс  единица , что соответствует автоматическому уменьшению частоты преобразовани  в раз.If the (t-2) -th bit of counter 2 changes of the first bit is in the zero state, then the signal from the output of the open valve 28 () is fed to the inputs of the valves 27 (.3j, 28, .., and similarly described state (t) of the specified counter 26. An analysis of the states of the bits of counter 26 continues until a discharge is found in the unit state.When a unit is detected in (ni-k) -oM discharge of the counter 26 The (+ X-1) -th bit of the frequency divider b is set to one, which corresponds to an automatic reduction of the conversion frequency in p h.

В последующих циклах преобразовани  состо ние триггера 23 не измен етс , вследствие чего вентиль 24 остаетс  закрытым, а вентиль 25 открытым. При этом также не измен етс  состо ние триггера 21 и содержимое счетчика 26. В каждом цикле преобразовани  сигнал с выхода делител  частоты 6 проходит через открытый вентиль 25, и производитс  запись единицы в (j+k-l)-ft разр д делитель частоты б, и автоматически выбранна  частота преобразовани  дл  последующих циклов остаетс  посто нной.In the subsequent conversion cycles, the state of the trigger 23 does not change, whereby the valve 24 remains closed and the valve 25 is open. At the same time, the state of the trigger 21 and the contents of the counter 26 also do not change. In each conversion cycle, the signal from the output of frequency divider 6 passes through the open valve 25, and the unit is written to (j + kl) -ft bit frequency divider b, and the automatically selected conversion frequency for subsequent cycles remains constant.

В третьем режиме работы дл  преобразовани  двух аналоговых величин в код с одновременным их дискретным перемножением переключатель 12 устанавливаетс  в положение 12/1, переключатель 13 - в положение 13/1, а переключатель 14 - в положение 14/In the third mode of operation, to convert two analog values to a code with their simultaneous discrete multiplication, switch 12 is set to position 12/1, switch 13 to position 13/1, and switch 14 to position 14 /

В начале работы в третьем режиме также по шине Общий сброс устройство устанавливаетс  в начальное состо ние, т.е. т-разр дный счетчик количества циклов 19, счетчик кодов 10, триггер 23 и счетчик 26 изменени  первого разр да отсчета устанавливаютс  в нулевое состо ние, а соответствующий j-й разр д делител  частоты устанавливаетс  в единичное состо ние. При этом устройстьAt the start of operation in the third mode also via the bus. A general reset is set to the initial state, i.e. The t-bit counter of the number of cycles 19, the counter of codes 10, the trigger 23 and the counter 26 of the change of the first digit of the count are set to the zero state, and the corresponding j-th bit of the frequency divider is set to one. At the same time

о работает с максимальной частотой преобразовани . После вычитывачи  из содержимого делител  частоты 2 импульсов содержимое делител  частоты 6 равн етс  нулю, и на его выходе получаетс  сигнал, который поступает ко входам линии задержки 9, вентилей 24 и 25. Ко вторьам входам вентилей 24 и 25 поступают уровни напр жени  с выходов триггера 23. Так какIt operates at the maximum conversion rate. After subtracting from the contents of the frequency divider 2 pulses, the contents of frequency divider 6 is zero, and at its output a signal is received that goes to the inputs of delay line 9, gates 24 and 25. The second inputs of gates 24 and 25 receive the voltage levels from the trigger outputs 23. Since

триггер 23 находитс  в нулевом состо нии , то открыт только вентиль 24. Сигнал с выхода вентил  24 через элемент ИЛИ 29 устанавливает j-й разр д делител  частоты 6 в единичное состо ние, увеличивает содержимое счетчика цикла 19 на единицу , и через вентили 20 и 20 переписывает состо ние первого разр да (нулевое состо ние) счетчика кода 10 в триггер 21. Сигнал с выхода 15 лиНИИ задержки 9 через элемент ИЛИ 22 обнул ет счетчик кода 10, а с выхода 16 линии задержки 9 запускает генератор пилообразного напр жени  2 и устанавливает в единичное положение триггеры 3, 32- При этом открываетс  вентиль 4.J, и каждый импульс с его выхода через элемент ИЛИ 8, переключатель 14, поступа  на входи выходных вентилей 11, осуществл ет первую передачу содержимого счетчика кодов 10 на выход, задержанный на линии задержки 7 с выхода 17, поступа  на управл ющий вход счетчика кодов 10, увеличивает его содержимое на единицу, с выхода 18 линии задержки 7, через элемент ИЛИ 8, переключатель 14, поступо  на входы выходных вентилей 11, осуществл ет вторую передачу содержимого счетчика кодов 10 на выход.the trigger 23 is in the zero state, then only the gate 24 is open. The signal from the output of the gate 24 through the element OR 29 sets the j-th bit of frequency divider 6 to one, increases the contents of the cycle counter 19 by one, and through the valves 20 and 20 rewrites the state of the first bit (zero state) of the code 10 counter to the trigger 21. The signal from the output 15 of the delay line 9 through the OR element 22 nulls the counter of the code 10, and from the output 16 of the delay line 9 starts the sawtooth generator 2 and sets the trigger to a single position 3, 32- This opens the valve 4.J, and each pulse from its output through the element OR 8, switch 14, entering the output of the output valves 11, first transfers the contents of the code counter 10 to the output delayed on the delay line 7 from output 17, entering the control input of the code 10 counter, increases its contents by one, from output 18 of the delay line 7, through the element OR 8, switch 14, entering the inputs of the output valves 11, performs the second transmission of the contents of the code counter 10 to output.

Это продолжаетс  до момента равенства одного из измер емых напр жений с пилообразным напр жением.This continues until one of the measured stresses with the sawtooth is equal.

При этом сигнал с выхода блоков 5 сравнени . или Ij через переключатель 12 или 13 устанавливает один из триггеров 3, Зз в нулевое состо ние , закрываетс  вентиль 4 и открываетс  вентиль 4 . или 2. Начина  с этого момента серии импульсов In this case, the signal from the output of units 5 of the comparison. or Ij, through switch 12 or 13, sets one of the triggers 3, 3 to the zero state, the valve 4 is closed and the valve 4 is opened. or 2. Starting from this point on the pulse train.

0 с выхода генератора импульсов 5, проход  через открытый вентиль 4 или 2, элемент ИЛИ 8, переключатель 14, прступают на входы выходных вентилей 11 и осуществл ют передачу содержи5 мого счетчика кодов 10 на выход. Это продолжаетс  до момента равенства второго измер емого напр жени  с пилообразным напр жением. При этом сигнал с выхода блока сравнени  1. или 0 from the output of the pulse generator 5, the passage through the open valve 4 or 2, the element OR 8, the switch 14, pass to the inputs of the output valves 11 and transmit the content counter of codes 10 to the output. This continues until the second measured voltage is equal to the sawtooth voltage. The signal from the output of the comparison block 1. or

0 Ij через переключатель 12 или 13 устанавливает в нулевое положение триггер 3 или 3 и закрываетс  вентиль 4 или 4 20 Ij sets switch 3 or 3 to zero position via switch 12 or 13 and valve 4 or 4 is closed 2

Таким образом, с момента начала Thus, since the beginning

5 измерени  до момента равенства пилообразного напр жени  с меньшим измер емым , на. выходе .передаютс  коды чисел, сумма которых равна значению квадрата меньшего из измер 0 емых напр жений, а с этого момента времени до момента равенства пилообразного напр жени  с большим измер емым напр жением на выход передаютс  коды чисел, сумма которых равна произведению, значени  разности 5 measurements until a sawtooth voltage is equal with a smaller measured one, on. Codes of numbers are transmitted to the output, the sum of which is equal to the value of the square of the smallest of the measured voltages, and from this point in time until the sawtooth voltage is equal to the higher measured voltage, the codes of numbers are transferred to the output, the sum of which is equal to the product, the difference value

5 измер емых напр жений н.а значение меньшего из измер емых напр жений.5 measured voltages, n the value of the smallest of the measured voltages.

Следовательно, на выход передаютс  коды чисел, сумма которых равнаConsequently, codes of numbers, the sum of which is equal to

) Р х) P x

00

U5.(U..,U пр« и,и U5. (U .., U pr "and, and

fi: и или и при и иfi: and or and with and

а but

ЛVлLVL

Этим завершаетс  первый цикл работы устройства.This completes the first cycle of the device.

Однако сигналы с выхода генератора 5 продолжают поступать п.. входы делител  частоты 6. В момент, когда количество импульсов от генератора 5 равно 2, T.CJ. после вычитывани  из содержимого делител  частоты имг1ул1 сов в количестве 2 , содержимое лолитол  частоты оп ть равн етс  нулю, иHowever, the signals from the output of the generator 5 continue to come p. Inputs of the frequency divider 6. At the moment when the number of pulses from the generator 5 is 2, T.CJ. after subtracting 2 from the content of the frequency divider in an amount of 2, the content of the lolitol frequency is again zero, and

на его выходе получаетс  второй сигнал , который поступает ко входам линии задержки 9 и с выхода открытого вентил  24, аналогично описанному, через элемент ИЛИ 29 устанавливают j-Я разр д делител  частоты б в 4диничное состо ние, увеличиваетс  содержимое счетчика циклов 19 на единицу и через вентили 20 -, и 202 переписываетс  состо ние первого разр да счетчика 10 в триггер 21.at its output, a second signal is obtained, which goes to the inputs of the delay line 9 and from the output of the open valve 24, similarly to that described, through the OR 29 element, set the j-th bit of the frequency divider to 4-unit state, increases the content of the cycle counter 19 by one and through the gates 20 -, and 202 the state of the first discharge of the counter 10 is rewritten into the trigger 21.

Если в результате первого цикла преобразовани  первый разр д счетчика кода 10 находитс  в единичном состо нии , то при переписи его состо ни  в триггер 21 состо ние триггера 21 измен етс , в результаге чего с выхода триггера 21 на вход счетчика 26 изменени  первого разр да постпает сигнал изменени  состо ни  триггера 21. Если в результате первого цикла преобразовани  первый разр д. счетчика кода 10 находитс  в нулевом состо нии, то при переписи его состо ни  в триггер 21, состо ние триггера 21 не измен етс , в результате чего с выхода триггера 21 на вход счетчика 26 изменени  первого отсчета сигнал не поступает. сигнал с выхода 15 линии задержки 9 через элемент ИЛИ 22 обнул ет Счетчик кода 10, а с выхода 16 линии задержки 9 запускает генератор пилообразного напр жени  2, устанавливает в единичное положение тригге ры 3, 3„, и аналогично описанному протекает второйцикл преобразовани . В каждом цикле преобразовани  сигнал с выхода делител  частоты б прибавл ет единицу к содержимому счетчика 19. После m циклов преобразовани  сигнал переполнени  с выхода старшего разр да счетчика циклов 19 устанавливает в единичное состо ние триггер 23. При этом закрываетс  вентиль 24 и открываетс  вентиль 25. Начина  с этого момента сигналы с выхода делител  частоты б проход т через открытый вентиль 25 и поступают на входы вентилей первой и второй групп 27 и 28.If, as a result of the first conversion cycle, the first bit of the counter of code 10 is in the single state, then when the state is transferred to the trigger 21, the trigger 21 changes, as a result of which the output of the trigger 21 to the input of the counter 26 changes the first bit trigger state change signal 21. If, as a result of the first conversion cycle, the first discharge of the counter of code 10 is in the zero state, then when you census its state into trigger 21, the trigger state 21 does not change, as a result of which 2 1, no signal is received at the input of the counter 26 for changing the first sample. the signal from the output 15 of the delay line 9 through the OR element 22 zeroes the Code 10 counter, and from the output 16 of the delay line 9, starts the sawtooth voltage generator 2, sets the triggers 3, 3 to 1, and the second cycle of the conversion proceeds in the same way as described. In each conversion cycle, the signal from the output of the frequency divider b adds one to the contents of counter 19. After the m conversion cycles, the overflow signal from the high bit output of cycle counter 19 sets the trigger 23 to one. At this, valve 24 closes and valve 25 opens. Starting from this moment, the signals from the output of frequency divider b pass through the open valve 25 and arrive at the inputs of the valves of the first and second groups 27 and 28.

Если в конце каждого цикла преобразовани  состо ние nepBojqo разр да счетчика кода 10 измен етс , то а начале каждого следующего цикла измен етс  и состо ние триггера 21, в результате чего в начале каждого следующего цикла преобразовани  на вход счетчика 26 изменени  первого разр да отсчета поступает сигнал. Таким образом, в результате m циклов преобразовани  состо ние первого разр да счетчика кода 10 после каледого цикла преобразовани  m раз измен етс и на вход счетчика 26 m раз поступае сигнал. При этом старший т-й разр д счетчика 26 находитс  в единичном состо нии н открыт т-й вентиль первой If at the end of each conversion cycle, the state of the nepBojqo discharge of the counter of code 10 changes, then at the beginning of each next cycle the state of the trigger 21 also changes, as a result of which, at the beginning of each next conversion cycle, the input of the counter of the first change of the reference digit arrives signal. Thus, as a result of m conversion cycles, the state of the first discharge of the counter of code 10 after the roll-up conversion cycle changes m times and a signal arrives at the counter input 26m times. In this case, the most senior m-th bit of counter 26 is in a single state and the m-th gate of the first

группы 27. Это  вление свидетельствует , о том, что скорость изменени  прео(5разуемогр сигнала больше частот дискретизации, и выбранна  максимальна  частота оказываетс  недостаточной . При этом сигнал с выхода вентил  25 через открытый вентиль 21т поступает на шину 30 выхода сигнализации .group 27. This phenomenon indicates that the rate of change is preo (5pc signal is greater than the sampling frequency and the maximum frequency selected is insufficient. The signal from the output of the valve 25 through the open valve 21t goes to the alarm output bus 30.

Если т-й разр д йчетчика 26 окаЬываетс  в нулевом состо нии, а |(т-1)-й разр д в единичном состо нии то открыты {т-1)-ё вентили первой и второй групп 28 ,„..,, 27(rt,-i). Следовательно , сигнал с выхода вентил  25 через открытые веитили 28 („,.i)f 27|.j и элемент ИЛИ 29 устанавливает в единичное состо ние j-й разр д делител  частоты б. Это соответствует тому, что установленна  максимальна  частота преобразовани  выбрана правильно, и в дальнейшем в начале каждого цикла преобразовани , аналогичйо описанному,устанавливаетс  в j-й разр д делител  частоты единица , и устройство работает с максимальной частотой преобразовани .If the t-th discharge meter of the meter 26 turns out to be in the zero state, and the | (t-1) -th discharge in the unit state, then the (t-1) -y valves of the first and second groups 28 are open, 27 (rt, -i). Consequently, the signal from the output of the valve 25 through open vectors is 28 (", .i) f 27 | .j and the element OR 29 sets the j-th bit of the frequency divider to unit state b. This corresponds to the fact that the set maximum conversion frequency is selected correctly, and later at the beginning of each conversion cycle, similar to that described, the unit is set to the jth bit of the frequency divider, and the device operates at the maximum conversion frequency.

Если т-й и (т-1)-й разр ды счетчика 26 оказываютс  в нулевом состо нии , а )-й разр д в единичном состо нии, тр закрыты вентили 27(,, 27 (.), 28 (т.-з) и открыть вентили ,,, 28.2,, 27j.2, При этом сигнал с выхода вентил  25 через открытые вентили ,j, 28(,) к ) У з зiвnквЗi&r в единичное состо ние ()-й разр д делител  частоты б. Это  вление свидетельствует о том, что частота преобразовани  значительно больше, чем скорость изменени  во времени преобразуемого сигнала. При установлении единицы в (J+1)-и разр д делител  частоты его содержимое увеличиваетс  в два раза по сравнению с Предыдущим, когда единица находилась в J-OM разр де, и только после вычитывани , из содержимого делител  частоты 62 шлпульсов от генератора 5 его состо ние равн етс .нулю, и на выходе получаетс  сигнал начала очередного цикла преобразовани . Таким образом, сигнал на выходе делител  частоты 6 по вл етс  в два раза реже, т.е. частота преобразовани  автоматически уменьшаетс  в два раза.If the t-th and (t-1) -th bits of counter 26 are in the zero state, a) -d bit in the single state, the valves 27 are closed (27,. 27 (.), 28 (i.e. h) and open the valves ,,, 28.2 ,, 27j.2, At the same time, the signal from the output of the valve 25 through the open valves, j, 28 (,) k) At the output of the valve in the single state () bit divider frequencies b. This phenomenon indicates that the conversion frequency is significantly greater than the rate of change over time of the converted signal. When a unit is set to (J + 1) -and the frequency divider bit, its content is doubled compared to the previous one, when the unit was in the J-OM bit, and only after reading out, from the content of the frequency divider 62 shlpuls from the generator 5 its state is equal to zero, and the output is the start signal of the next conversion cycle. Thus, the signal at the output of frequency divider 6 appears two times less, i.e. the conversion frequency is automatically halved.

ЕСЛИ и (т-2)-й разр д счетчика 2 находитс  в нулевом состо нии,. то сигнал с выхода открытого вентил  ,28(п,.) поступает на вхолил вентилей 27,3J , 28 (,4)| / и аналогично описанному анализируетс  состо ние )-го разр да указанногр счетчика 26. Анализ состр ний разр дов сЧетчика 2€ продолжаетс  до обнаружени  разр да, наход щегос  в единичном состо ний. При обнаружеНИИ единицы в (m-k)-dM разр де счетчика 26 в (j+k-D-fl разр д делител  частоты 6 заноситс  единица, что соответствует автоматическому уменьшению частоты преобразовани  в 2 - раз.IF and the (t-2) -th bit of counter 2 is in the zero state ,. then the signal from the output of the open valve, 28 (p ,.) enters the valve 27.3J, 28 (, 4) | / and, similarly to that described, the state of the) th bit of the indicated counter 26 is analyzed. The analysis of the counts of the counters of the 2 € counter of the counter continues until a discharge is found that is in a single state. When a unit is detected in (m-k) -dM bit of counter 26, the j + k-D-fl bit of frequency divider 6 is entered into one, which corresponds to an automatic reduction of the conversion frequency by a factor of 2.

В последующих циклах преобразовани  состо ние триггера 23 не измен етс , вследствие чего вентиль 24 остаетс  закрыть, а вентиль 25 открытым . При этом также не измен етс  состо ние триггера 21 и содержимое счетчика 26. В каждом цикле преобразовани  сигнал с вькода делител  частоты 6 проходит через открытый вентиль 25, производитс  запись единицы в (j+k-D-fl разр д делител  частоты 6, и автоматически выбранна  частота преобразовани  дл  последующих циклов остаетс  посто нной.In the subsequent conversion cycles, the state of the trigger 23 does not change, as a result of which the valve 24 remains closed and the valve 25 is open. At the same time, the state of the trigger 21 and the contents of the counter 26 also do not change. In each conversion cycle, the signal from the decoder of frequency divider 6 passes through the open valve 25, the unit is written to (j + kD-fl bit of frequency divider 6, and automatically selected the conversion frequency for subsequent cycles remains constant.

Таким образом, в процессе работы устройства определ етс  среднеарифметическое значение изменени  скорости входного сигнала за единицу вре-. мени, и исход  из этого устайавливаетс  соответствующа  частота дискретизации . Благодар  этому при практическом применении предлагаемого уст , ройства устран етс  избыточность преобразованной инфо ЯУ1ации и возможные погрешности преобразовани , возникающие при неправильном выбореThus, during the operation of the device, the arithmetic average of the change in the speed of the input signal per unit time is determined. change, and therefore the corresponding sampling rate is adjusted. Due to this, in the practical application of the proposed device, the redundancy of the transformed info of the information and the possible transformation errors arising from the wrong choice is eliminated.

0 шага дискретизации. Кроме того, автоматическое определение шага дискретизации дает возможность использовать данное устройство как дл  преобразовани  медленно мен ющихс  аналоговых сигналов, так и дл  преобразовани  быстро Протекающих, прбцессов, что значительно расшир ет область Применени  данного устройства. Таким образом, метрологические характерис0 .тики предлагаемого устройства по сравнению с известным устройстве значительно улучшаютс .0 sampling rate. In addition, the automatic determination of the sampling step makes it possible to use this device both for converting slow-moving analog signals and for converting fast flowing processes, which greatly expands the scope of this device. Thus, the metrological characteristics of the proposed device are significantly improved compared with the known device.

Claims (1)

св. » 511695, от лича ю щ и й с я тем, что, с целью улучшения метрологических характеристик преобразователя, в него введены т-разрядный счетчик количества циклов, третий й четвертый триггеры, четвертый, пятый, шестой и седьмой вентили, m-разрядный счетчик изменения первого разряда отсчета,m вентилей первой группы, (т-1) вентилей второй группы, второй и третий элементы ИЛИ, причем между вторым выходом первой линии задержки и входом счетчика кодов включен второй элемент ИЛИ, второй вход Которого подключен к шине общего сброса, к первому входу третьего элемента ИЛИ, нулевым входам четвертого триггера, счетчика количества циклов ит-разрядного счетчика изменения первого разряда отсчета, при этом выходы первого разряда счетчика кодов подключены к первый входам четвертого и пятого вентилей, вторые входы которых подключены к входу счетчика количества циклов, к выходу шестого вентиля и к второму входу третье- 1 ’ го элемента ИЛИ, а выходы соответственно подключены к входам третьего триггера, выход которого соединен с входом счетчика изменения первого разряда отсчета, единичные выходы ' каждого разряда которого соответственно подключены к первым входам (т-1) вентилей первой группы, нуле- : вые выходы соответственно подключены к первым входам (т-2) вентилей второй группы, вентили второй группы, начиная с (т-1)-го вентиля по первый, последовательно соединены, а их выходы подключены соответственно к вторим входам (т-1) вентилей первой ( группы, выходы с первого по (т-2) вен-1 тилей первой группы подключены к входам соответствующих разрядов делителя частоты, вход J-ro разряда которого подключен к выходу третьего элемента ИЛИ, третий вход которого подключен к выходу (m-l)-ro вентиля первой группы, выход т-го вентиля первой группы подключен к шине выхода сигнализации, при этом выход счетчика количества циклов подклю-» чен к единичному входу четвертого . триггера”, нулевой выход которого под'ключей к первому входу шестого вентиля, второй вход которого соединен с выходом делителя частоты и с первым входом седьмого вентиля, второй вход которого соединен с единичным выходом четвертого триггера, а выход с первыми входами τη-го вентиля первой группы и (т-1)-го вентиля второй труп· ПЫ. St. »511695, distinguished by the fact that, in order to improve the metrological characteristics of the converter, a t-digit counter of the number of cycles, third third fourth triggers, fourth, fifth, sixth and seventh valves, m-bit counter are introduced into it changes in the first digit of the reference, m valves of the first group, (t-1) valves of the second group, second and third OR elements, and between the second output of the first delay line and the input of the code counter the second OR element is connected, the second input of which is connected to the common reset bus, to the first entrance of the third email OR, to the zero inputs of the fourth trigger, the counter of the number of cycles of the it-bit counter for changing the first digit of the count, while the outputs of the first digit of the code counter are connected to the first inputs of the fourth and fifth valves, the second inputs of which are connected to the input of the counter of the number of cycles, to the output of the sixth valve and the third is to the second input 1 'of OR gate, and the outputs are respectively connected to the inputs of the third flip-flop, whose output is connected to the input of the first counter changes the discharge reference unit outputs' each the discharge of which is respectively connected to the first inputs (t-1) of the valves of the first group, zero-: the outputs are respectively connected to the first inputs (t-2) of the valves of the second group, the valves of the second group, starting from the (t-1) -th valve the first are connected in series, and their outputs are connected respectively to the second inputs of the (t-1) valves of the first ( group, outputs from the first to (t-2) of the first 1 types of the first group are connected to the inputs of the corresponding bits of the frequency divider, J-ro input the discharge of which is connected to the output of the third element OR, the third input of which о is connected to the output (ml) -ro of the valve of the first group, the output of the nth valve of the first group is connected to the alarm output bus, and the output of the number of cycles counter is connected to the unit input of the fourth. trigger ”, the zero output of which is connected to the first input of the sixth valve, the second input of which is connected to the output of the frequency divider and to the first input of the seventh valve, the second input of which is connected to the single output of the fourth trigger, and the output with the first inputs of the τηth valve of the first group and (t-1) th valve of the second corpse · ПЫ.
SU813319255A 1981-11-18 1981-11-18 Polyfunctional analog/digital converter SU1018229A2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU813319255A SU1018229A2 (en) 1981-11-18 1981-11-18 Polyfunctional analog/digital converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU813319255A SU1018229A2 (en) 1981-11-18 1981-11-18 Polyfunctional analog/digital converter

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU511695 Addition

Publications (1)

Publication Number Publication Date
SU1018229A2 true SU1018229A2 (en) 1983-05-15

Family

ID=20969827

Family Applications (1)

Application Number Title Priority Date Filing Date
SU813319255A SU1018229A2 (en) 1981-11-18 1981-11-18 Polyfunctional analog/digital converter

Country Status (1)

Country Link
SU (1) SU1018229A2 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Авторское сйидетельство СССР 511695, кл. Н 03 К 13/17, 17.04.73. , *

Similar Documents

Publication Publication Date Title
GB1471419A (en) Signal conversion system
SU1018229A2 (en) Polyfunctional analog/digital converter
US3643169A (en) Waveform sensing and tracking system
SU946005A1 (en) Device for measuring quantization characteristic of pulse-code modulated signal transmitter
RU2017332C1 (en) Discrete data transfer channel checking device
US3944927A (en) Digital transmission system
SU1104571A1 (en) Device for transmitting and receiving information
SU1015492A2 (en) Variable-frequency pulse forming device
SU1142894A1 (en) Device for checking digital channels
SU1499388A1 (en) Arrangement for transmitting messages in adaptive telemetery systems
SU416719A1 (en)
SU613500A1 (en) Time interval-to-code converter
SU415674A1 (en) DEVICE FOR MODELING MASS SERVICE SYSTEMS
SU1056251A1 (en) Device for compressing information
SU1755286A2 (en) Device for interfacing computer with peripherals
SU458851A1 (en) Device for transmitting telemetry information
SU955031A1 (en) Maximum number determination device
SU259659A1 (en) TELEMETRIC DEVICE FOR COMPRESSION OF INFORMATION
SU407375A1 (en) ANALYZING DEVICE CODE IMPULSE
SU1223379A1 (en) Device for checking digital communication channels
SU1439651A1 (en) Transmitter of remote measurement arrangement
SU488141A1 (en) Device for measuring angular velocity and its increment
SU1472920A1 (en) Electric signal digital recorder
SU886046A1 (en) Device for retreiving data from memory units
SU1529264A1 (en) Device for readout of graphic information