Изобретение относитс к вычислительной технике и может быть применено в качестве спецпроцессора в ком лексе с цифровой вычислительной машиной Дл оперативного вычислени натуральных логарифмов чисел. Известно устройство, содержащее регистр аргумента, сумматор результата , блок сдвига, блоки посто нной пам ти, регистры разр дных цифр, сум маторы разр дных цифр, счетчики поло жительныхи отрицательных единиц Недостатком известного устройства вл ютс низкое быстродействие, определ емое тем, что вычислительный процесс организован в вчде после довательности шагов, а также относительна сложность управлени вычислительным процессом, св занна с на личием блоков посто нной . . Наиболее близким к предложенному по технической сущности вл етс ус ройство дл вычислени логари а, содержащее четыре сумматора, блок управлени , блок сдвига, шифратор., три регистра, дешифратор и два прео разовател кода Недостатком известного устройств вл етс низкое быстродействие, определ емое последовательной организацией вычислительного процесса и сложностью управлени . Цель изобретени - увеличение быстродействи . Цель достигаетс тем, что в матричный вычислитель логарифмов, со- держащий п-1 сумматоров первой ступени , где п - количество вычислени , первый блок зЛёментов 2И-ИЛИ, дополнительно введено п сум ма торов-вычитателей, п-1 сумматоров второй ступени, п блоков злементов И первой ступени, п-1 блоков элемен тон И второй ступени и второй блок элементов 2Й-ИЛИ, причем выход кажд го i-ro сумматора-вычитател (1 1,2,...,п) соединен с первьм входом (1+1)-го сумматора-вычитател выход знакового разр да которого по ключей .к nepSbtoi входам (1+1)-го и 1-го блоков элементов И соответственно первой и второй ступеней и упргшл й дему входу (1+2)-го сумиато ра-вычитател , выход знакового разр да первого сумматора-вычитател подключен к первому входу первого блока злементов И первой ступени и к управл ющим входам первого и втот рого блоков элементов 2И-ИЛИ и вто рого сумматора-вычитател , выходы первого и второго блоков элементовъ первой ступени подключены сгбОтВетст йенно к первому и второму входам первого сумматора первой ступени, выход каждого j-ro сумматора первой ступени (J 1,2,.,.,п-1) соединен с первым входом (j+l)-ro сумматора эт же ступени, второй вход которого по ключен к выходу (j+3)-ro блока элементов И первой ступени, выход первого блока элементов 2И-ИЛИ соединен с первыми входами второго блока элементов 2И-ИЛИ и первого сумматора второй ступени, выход каждого j-ro сумматора второй ступени подключен к первому входу (j+l)-ro сумматора той же ступени со сдвигом на 2() разр дов в сторону младшИх, к вторьм входам (j+2)-ro сумматоравычитател и (j+l)-ro блока элементов И второй ступени, выход которого подключен к второму входу (j+l)-ro сумматора той же ступени, выходы первого и второго блоков злементов 2И-ИЛИ подключены со сдвигом на один разр д в сторону младших соответственно к вторьм входам первого блока элементов И второй ступени и второго сумматора-вычитател , второй вход первого сумматора второй ступени соединен с выходом первого блока элементов И той же ступени, первый вход первого сумматора-вычитател соеди- ; иен с входом вычислител , выход (n-l)-ro сумматора первой ступени . подключен к выходу вычислител , вТорые входы всех разр дов блоков элементов И первой ступени, первого сумматора-вычитаТел , второго блока элементов 2И-ИЛИ и первый и второй входы всех разр дбв первого блока элементов объединены в две группа. Перва из.которых непойрбдственно , а втора через инверторы соединены с нулевым вхОдом вычислител . I, . На фиг. 1 приведена схема йат{)ич:- . нрго вычислител логарифмов; на фиг.2 и 3 - конструкци блока элементов И первой И второй ступени соответственно (вариант исполнений); на фиг.4 разр д элементов 2И-ИЛЙ (вариант исполнени ). Матричный .выч1ислитель логарифмов {фиг.1) Содержит сумматоры 1 первой ступени сумматоры-вычитатели 2, . блок 3 элементов И первой ст5тени блок 4 элементов И второй Первый блок 5 элементов 2 И-ИЛИ, вход 6 устройства/ выход 7 устройства , су14латорь1 8 второй ступени второй блок 9 элементов 2И-ИЛИ; Матричный вычислитель логарифмов X пу работает следующим образом . величина X может быть представлена в виДе суммы X x.+x-+., .+Х| где х 0,5; х-« гп{1+2) 0,405465; х en(lf2-2) „ 0,223143; х tn(l+2) 0,117783; (1) kT еп{1+2:) 0,06024; х €п(1+2 Ь. Тогда у йа основании (1) можно записать так (.. (()...(. (2 в соотаетствии с (1) и (2) энач ние X Рпу определ емс по. вь ражен - X L.tttjX.j i « l,2..n, (3 1. -, .-/ .; - : где oti принимает эйачени i i,. |б Р« Значение у на 6сно1ваний выраже ( 2) определ етс из срртношейи -у,;, Ул 1,64872 -«О f . 1 г 2 U л п; 2 - .. у. соотве с1г1ё y|s 0,29744 ,U2,i..h Рассмотрим вьааенё оженное На kO kpeTHOM примере: у 2,1842, X ,7812 1842,- 1,648721 У - У - 2; If у° 0,535479 О, 4 1, X 1,648721. i «2 . У -2-у, 0,535479-0 ,8243605 yj -0 2888815 О, О,УЗ 1У21 О, Xj-1 648 О 52 - 0,2888815+ - 3, +0,4121862 .у2 0,1232987 У 0 di 1 1 3t - 0,223143, у 4 1Уз -««-2-2 |уз1 1 648721+0,4l2ia02 2,06019012. 0,1232987 Ш26 у -0 ,2571 -0,1343189 0 0,4 О Х4 О, Уд - -2,0609 i S, yj-2- У5« - 0,13431 9 + 4-0,1288063 yg « -0,0055076 О, cLy « О, xgfe О, y - уу -2 ,06090, i - б, у - -6,0055076 + + 0,0644031 « у D,0588955 О, т и,ооччиал У и, х и, 6 1 X 0,030772, У I ho выражению (3) V AVMl lbniVirAA - -mf fVb4П ЪК «JK 0,5+0,2i2.3l43+0,30772e 0,753915. 6 TOM случае, когда , то У2 У 0,297442, а При 1 2 у в выражении (6) равно чёние УЗ fyof -1, ив дальнейшем при 172 вычислительный процесс продолжаетс аналогично вышеописанному. Представим значени ..; в выражении (1) в двоичной .системе с.числени при п 4. oooj. х оТТо}, . x |000/tf..,.1 О) . и значение у 1,648721, iHrZEllo У соответственно . значение y-j (2 ,5) 0,297442, o ooiV . Вторые входа -элементов И казидого i-ro блока 3 элементов И nepsoft ступени сформированы таким -образом, что входы тех разр дов, значени которых в Х{ в вьфажении (7) вл ютс нулевьми, относ тс к первой группе и подключень к нулевой шине устройства,- а входы тех разр дов, значение которых в Xj вл ютс единичными , относ тс к второй группе, выполнены в виде инверсных и подkлючeны также к нулевой шине. Первый первого блока 5 элементов 2И-ИЛИ и второй вход первого Сумматора-вычйтател 2 поразр дно сформированы таким образе, -то к пер&ой и второй группе относ тс соответственно разр ды, принимающие 1нулевые и единичные значени величи- Ьы 3 р|И |ОИГо|- Разр ды второго входа второго блока 9 элементов 2И-ИЛИ сформированы таким образе), что к первой группе входов относ тс разр ды с нулевым значением, а к второй - с единичные значением вёлйчийы |о -||о|о|. 4 . f Второй ВХОД второго блока 9 эЛеМе .йтов 2И-ИЛИ организован так, что к первой группе входов относ тс разр ды, принимающие нулевые значени , а ко второй группе входов от- v нос тс соответствующие разр ды принимающие единичные значени в величине (jp|р |o|o.j. Устройство работает следующим образом .-.. При подаче на вход устройства 6 значени у Ь схеме происходит пере- Ходкой процесс, после окончани которого в первом сумматоре-вычитахеле 2 по выражению 5) определ етс yjs у - У, поступающее на первый вход второго сумматора-вычитател 2, Если , то в соответствии с выражеии ми (4) и (6) на выходе знакового разр да первого сумматора-вычитател 2 образуетс , единичный сигнал, который разрешает поступд1ение значени х с выхода первого блока 3 элементов И первой ступени нг первый Вход первого сумматора Г первой ступени, настраивает второй сумматорвычитатель 2 на вычитание, разрешает поступление значени с выхода , первого блока 5 элементов 2И-ИЛИ на первый вход первого сумма,трра 8 вто рой ступени, -разрешает поступление . значени 2 y с выхода первого блока 5 элементов 2И-ИЛИ на второй вход первого блока 4 элементов И второй ступени и значени 2 у через второй блок 9 эле(ентов 2 И-ИЛИ на второй вход второго сумматора-вычитател 2. Во втором сумматоре-вычитателе 2 по выражению (5) определ етс значение у у - , которое поступает на первый вход третьего сумматора-вычитател 2. В зависимости от значени У2( или ) по выражени м (4) и (6) на выходе знаково го разр да второго сумматора-вычитател 2 образуетс сигнал, поступающий на второй 3 и первый 4 блоки элементов И первой и второй ступени соответственно и на управл ющий вход третьего сумматора-вычитател 2, настраива его на сложение или вычитание . При этом в первом сумматоре 1 первого блока реализуетс сумма значений х и XT поступающих с выходов первого и второго блоков 3 элементов И первой ступени, В сумматоре 1 второй ступени реализуетс сумма значений у и котора поступает на вход второго сумматора этой же ступени. В третьем сумматоре-вычитателе 2 по выражению (5) вычисл етс значение у уS- , поступак«цее на вход Четвертого сумматора-вычитател 2. На выходе знакового разр да третьего сумматора-вычитател 2 образуетс сигнал, который в соответствии с (4) и (6) разрешает поступление значени х с выхода третьего блока 3 элементов И первой ступени на второй вход второго сумматора 1 этой же ступени, разрешает поступление суммы у-, с выхода перво го сумматора 8 второй ступени через второй вход второго блока 4 элементов И этой же ступени на второй вход второго сумматора 8 второй ступени со сдвигом на два разр да в сторону младших разр дов, т.е.2(у + + 2 У-|) , и настраивает последукиций .сумматорг-вычитатель 2 на режим сложени или вычитани . Во втором сумм торе 1 первой ступени реализуетс сумма () с Xj по выражению (3) а во втором сумматоре 8 второй ступени в соответствии с (6) суммирует с значение со значением 2 (у ) . Аналогичным образом в i-M сумматоре-вычитателе 2 реализуетс выражение (5) у9 У значение у поступает на вход (i+1)-гоiсумматора-вычитател 2, а на выходе знакового разр да i-ro сумматора-вычитател 2 образуетс .сигнал, который настраивает (i+1)-и сумматор-вычитатель 2 на сложение или вычитание и в соответствии с ыражением (4) разрешает поступление значени х На вход (±-1)-го сумМатора 1 первой ступени, благодар ему в нем реализуетс выражение (3). Кроме того, сигнал с выхода знаKoBOl-o разр да i-гр сумматора-вычитател 2 вьщаёт разрешение на (1-1)-и блок 4 элементов И второй ступени, благодар чему в (i-l)-M С5 мМаторе 8 этой же ступени реализуетс выражение (б). По аналогии с вышеописанньм в п-м сумматоре-вычитателе 2 реализуетс выражение (5) , а на выходе знакового разр да его Образуетс сигнал, который по выражени м (4) и (6) разрешает поступление значени х с выхода п-го блока 3 элементов И первой ступени на вход последнего сумматорй I этой же ступени, на выходе которого и соответственно на выходе устройства 7 по выражению (3) образуетс искомое значение х Рг у. В том случае , когда на выходе знакового разр да первого сумматора-вычитател 2 образуетс нулевой сигнал, то он настраивает второй cyNWaTop-выЧитатель 2 на режим сложени , разрешает поступление на его второй вход значение с выхода второго блока 9 элементов 2И-ИЛИ и разрешает поступление значени единицы и 0,5 с выхода первого блока 5 элементов 2И-ИЛЙ на первый и второй входы первого сумматора 1 и первого блока 4 элементов И первой ступени соответственно . Далее вычислительный процесс продолжаетс аналогично вышеописанному . Таким образом, в предложенном устройстве в отличие от прототипа, в котором вычислительный процесс организован в виде последовательности шагов, результат вычислений осуществл етс за йрем Переходного процесса в схеме, которое практически равно времени задержки сигнала между входом и выходом устройства. Кроме того, в отличие от прототипа, в котором усложнена организаци вычислительного процесса и увеличено количество управленческой информации, в данном устройстве не используетс управленческа информаци , а вычислительный процесс начинаетс с момента подачи на йходную шину исходной информации у. Устройство может быть применено дл реализации .вычислительного процесса в натуральном масштабе времени, например, управлени технологическими процессами или динамическими обоэктами в режиме их нормального функционировани .The invention relates to computing technology and can be applied as a special processor in a complex with a digital computer. For on-line calculation of natural logarithms of numbers. A device is known that contains an argument register, a result adder, a shift block, constants of memory, bit registers, bit digits, positive counters and negative ones. The disadvantage of the known device is the low speed determined by the computational process organized in a sequence of steps, as well as the relative complexity of managing the computational process associated with the presence of blocks of constant. . The closest to the proposed technical entity is a device for calculating logaries a, containing four adders, a control unit, a shift unit, an encoder, three registers, a decoder, and two code converters. The disadvantage of the known devices is the low speed determined by sequential organization. computational process and control complexity. The purpose of the invention is to increase speed. The goal is achieved by the fact that the matrix calculator of logarithms containing n-1 adders of the first stage, where n is the amount of computation, the first block of 2L-2LI or, n is added to the sum of subtractors, n-1 adders of the second stage, n units of elements And the first stage, n-1 blocks of elements of the element And the second stage and the second unit of elements 2Y-OR, with the output of each i-ro adder-subtractor (1 1,2, ..., p) connected to the first input ( 1 + 1) subtractor-adder the output of the sign bit which by keys. To nepSbtoi inputs (1 + 1) -th and 1st blocks of elements respectively, the first and second stages and the control module to the input of the (1 + 2) -th sumifier subtractor, the output of the sign bit of the first adder-subtractor is connected to the first input of the first block of elements And the first stage and to the control inputs of the first and second blocks 2I-OR elements and the second subtractor, the outputs of the first and second blocks of the first stage are connected to the first and second inputs of the first first-stage adder, the output of each j-ro first-adder (J 1,2,.,., p-1) connected to the first input (j + l) -r o adder at the same stage, the second input of which is connected to the output of (j + 3) -ro block of elements AND of the first stage, the output of the first block of elements 2И-OR is connected to the first inputs of the second block of elements 2И-OR and the first adder of the second stage, output each j-ro adder of the second stage is connected to the first input (j + l) -ro of the adder of the same level with a shift of 2 () bits towards the younger, to the second inputs (j + 2) -ro of the equalizer and (j + l ) -ro of the block of elements And the second stage, the output of which is connected to the second input (j + l) -ro of the adder of the same stage, the outputs of the first first and second blocks of elements 2I-OR are connected with a shift of one bit in the direction of the younger ones, respectively, to the second inputs of the first block of elements And the second stage and the second adder-subtractor, the second input of the first adder of the second stage is connected to the output of the first block of elements And the same stage , the first input of the first adder-subtractor; yen with the input of the calculator, the output of the (n-l) -ro adder of the first stage. connected to the output of the evaluator, including the inputs of all the bits of the element blocks of the first stage, the first adder-subtractor, the second block of elements 2I-OR, and the first and second inputs of all the bits of the first block of elements are combined into two groups. The first one of which is unopposed, and the second is connected via inverters to the zero input of the evaluator. I,. FIG. 1 shows the scheme yat {) ich: -. nrgo calculator logarithms; Figures 2 and 3 show the construction of the block of the elements AND of the first and second stages, respectively (embodiment); Fig. 4 is a bit of the elements 2I-ILY (embodiment). Matrix .quick exponent of logarithms {figure 1) Contains adders 1 first-stage adders-subtractors 2,. block 3 of the elements AND the first line of the block 4 elements AND the second first block 5 of the elements 2 AND-OR, device 6 input / output 7 of the device, second stage 8 of the second stage, the second block 9 of the elements 2 AND-OR; Matrix computer of logarithms of X PU works as follows. the value of X can be represented in the sum of X x. + x - +.,. + X | where x 0.5; x- "gp {1 + 2) 0.405465; х en (lf2-2) „0,223143; x tn (l + 2) 0.117783; (1) kT en {1 + 2 :) 0.06024; x € n (1 + 2 b. Then y at the base of (1) can be written like this (.. (() ... (. (2 in accordance with (1) and (2) the value of X Bcc is defined by. If you are, X L.tttjX.ji "l, 2..n, (3 1. -, .- /.; -: where oti accepts Eyacheni ii ,. | б Р" The value of y for 6 expressions (2) It comes from srrtnoshei-y,;, Ul 1,64872 - "About f. 1 g 2 U l p; 2 - .. y. correspondingly c 1 ig y | s 0.29744, U2, i..h Consider the above On kO kpeTHOM example: y 2.1842, X, 7812 1842, - 1.6482121 Y - Y - 2; If y ° 0.535479 O, 4 1, X 1.6482121. i "2. Y -2-y, 0 , 535479-0, 8243605 yj -0 2888815 O, O, UZ 1U21 O, Xj-1 648 O 52 - 0.2888815+ - 3, +0.4121862 .у2 0.1232987 U 0 di 1 1 3t - 0, 223143, at 4 1Uz - "" - 2-2 | prz1 1 648721 + 0,4l2ia02 2.06019012. 0.1232987 W26 at -0, 2571 -0.1343189 0 0.4 O X4 O, Ud - -2.0609 i S, yj-2-V5 "- 0.13431 9 + 4-0,1288063 yg" -0.0055076 O, cLy "O, xgfe О, y - уу -2, 06090, i - б, у - -6.0055076 + + 0.0644031 "at D, 0588955 О, t and, ochchial U and, x and, 6 1 X 0.030772, In I ho the expression (3) V AVMl lbniVirAA - -mf fVb4П Ъ «JK 0.5 + 0.2i2.3l43 + 0.30772e 0.753915. 6 TOM in the case when, then U2 U is 0.297442, and When 1 2 y in expression (6) is equal to ultrasound fyof -1, and later on at 172 the computational process proceeds as described above. Imagine the value ..; in expression (1) in the binary system of a number with n 4. oooj. x oTto},. x | 000 / tf ..,. 1 O). and the value of 1,648721, iHrZEllo Y, respectively. the value of y-j (2, 5) is 0.297442, ooiV. The second inputs of the elements And the i-ro block of the 3 elements and the nepsoft steps are formed in such a way that the inputs of those bits whose values in X {in the output (7) are zero, belong to the first group and are connected to the zero bus the devices, and the inputs of those bits, the value of which in Xj are single, belong to the second group, are made in the form of inverse and are also connected to the zero bus. The first of the first block 5 of the 2I-OR elements and the second input of the first Totalizer-2 are randomly formed in such a way that the first and second and second groups are bits, respectively, taking 1 zero and single values of L 3 p | And | JIH | - The bits of the second input of the second block 9 elements 2I-OR are formed in such a way) that the first group of inputs includes bits with zero value, and the second - with single values of junction | o - || o | o |. four . f The second INPUT of the second block 9 eLeMes. 2IT-OR is organized in such a way that the first group of inputs includes bits that take zero values, and the second group of inputs belong to the corresponding bits that accept unit values in value (jp | p | o | oj The device operates as follows .- .. When the value of y of the b scheme is fed to the input of the device, a re-moving process occurs, after which in the first adder-subtractor 2 by expression 5) yjs y -y is determined and incoming at the first input of the second adder-subtractor 2, If, then in with In accordance with expressions (4) and (6), at the output of the sign bit of the first adder-subtractor 2, a single signal is generated, which allows the input of values from the output of the first block of 3 elements And the first stage ng, the first input of the first adder G of the first stage, adjusts the second adder 2 for the subtraction allows the receipt of the value from the output, the first block 5 of the elements 2И-OR to the first input of the first sum, frame 8 of the second stage, resolves the receipt. 2 y from the output of the first block 5 elements 2I-OR to the second input of the first block 4 elements AND the second stage and the value 2 y through the second block 9 ele (elements 2 AND-OR to the second input of the second adder-subtractor 2. In the second adder- subtractor 2 determines the value of y - from expression (5), which is fed to the first input of the third adder-subtractor 2. Depending on the value of Y2 (or) according to expressions (4) and (6) at the output of the sign bit of the second adder-subtractor 2, a signal is generated that arrives at the second 3 and first 4 blocks of the first and first and The second step respectively, and the control input of the third adder-subtractor 2, setting it to add or subtract. In this case, in the first adder 1 of the first block, the sum of the values of x and XT coming from the outputs of the first and second blocks of the 3 elements And the first stage, In the adder 1, the second stage implements the sum of the values of y and which enters the input of the second adder of the same stage. In the third adder-subtracter 2, the value of уS- is calculated by expression (5), the input to the input of the fourth adder-subtractor 2. of the third adder-subtractor 2, a signal is generated which, in accordance with (4) and (6), allows the input of values from the output of the third block 3 of the elements And the first stage to the second input of the second adder 1 of the same stage, allows the input of the sum y- , from the output of the first adder 8 of the second stage through the second input of the second unit 4 elements And the same stage to the second input of the second adder 8 of the second stage with a shift by two bits towards the lower bits, i.e. 2 (y + + 2 U- |), and adjusts the aftertrokes. Sumatmatorg-subtractor 2 on add or subtract mode. In the second sum, the torus 1 of the first stage is realized the sum () with Xj by expression (3) and in the second adder 8 of the second stage, in accordance with (6), adds up the value with the value 2 (y). Similarly, in the iM adder-subtractor 2, the expression (5) y9 is realized; the value of y enters the input of the (i + 1) -th i-adder-subtractor 2, and at the output of the sign bit of the i-ro adder-subtractor 2, a signal is generated that adjusts (i + 1) -and adder-subtractor 2 to add or subtract and, in accordance with expression (4), allows the input of values to the input of the (± -1) -th first 1 accumulator of the first stage, thanks to it the expression (3) is realized . In addition, the signal from the output of KoBOl-o bit i-g of the adder-subtractor 2 gives the resolution to (1-1) -and block 4 elements AND the second stage, thanks to which in (il) -M С5 мМаторе 8 of the same level is realized expression (b). By analogy with the above, expression (5) is implemented in the nth adder-subtractor 2, and at the output of the sign bit it forms a signal that, by expressions (4) and (6), allows the input of values from the output of the nth block 3 elements And the first stage at the input of the last adder I of the same stage, at the output of which and, accordingly, at the output of the device 7, the desired value x Pr y is formed by expression (3). In the case when a zero signal is generated at the output of the sign bit of the first adder-subtractor 2, it sets the second cyNWaTop-reader 2 to the add mode, allows the input from its output of the second block 9 of the elements 2I-OR to its second input and allows the input unit values and 0.5 from the output of the first block 5 of the elements 2I-ILY to the first and second inputs of the first adder 1 and the first block 4 of the elements AND 1 of the first stage, respectively. Further, the computational process proceeds as described above. Thus, in the proposed device, in contrast to the prototype, in which the computational process is organized as a sequence of steps, the result of the calculations is carried out after the Transition process in the circuit, which is practically equal to the signal delay time between the input and output devices. In addition, unlike the prototype, in which the organization of the computational process is complicated and the amount of management information is increased, management information is not used in this device, and the computational process starts from the moment the initial information is supplied to the input bus y. The device can be used to implement a computational process on a natural time scale, for example, control of technological processes or dynamic objects in the mode of their normal operation.
.3.3
t.t.