Изобретение относитс к вычислительной технике и предназначено дл использовани в специализированных цифровых вычислительных машинах высокой производительности. Известно устройство дл вычислени функции вида у -е, содержащее регистр аргумента,блок маскировани аргумента, блок посто нной пам ти, блок оперативной пам ти, блок выделени младшей зоны аргумента,- блок управлени , блок определени нулевы значений аргумента, блок умножени И Недостатками устройства, вл ютс низкое быстродействие, поскольку экспоненциальна функци здесь вычисл етс по интегральной формуле, причем в каждой итерации использует с врем емка операци умножени , и большие затраты оборудовани . Наиболее близким по технической сущности к изобретению вл етс конвейер .-joe устройство дл вычислени функци у е . содержащее (2п-1) блоков вычислени итерации, регистр триггер, выходной регистр, сумматор коммутатор, блок управлени , каждый блок вычислени итерации которого содержит два регистра, два коммутатора , два сумматора. Данное устройство производит вычислени функции ij ь е на основе алгоритма Волдера со знакопеременными приращени ми, в соответствии с которым дл вычислени функции 1 г е необходимо выполн ть 2)1 итераций, где h - разр дность обрабатываемых чисел Устройство пост;роено по конвейерному принципу и кажда ступень конвейе ра реализует одну итерацию алгоритма Волдера, что позволило достичь очень высокого быстродействи , определ емого задержкой в многоразр дном сумматоре pj ., Однако наличие в устройстве 2(т ступеней требует дл его построени больших затрат оборудовани , определ емых выражением -(- к ЬкЬЬ - микросхем , где коэффициенты Kpf , учитывают количество обрабатываемых разр дов в одном корпусе микрона которой строитс соответсхемы ственно регистр, сумматор, коммутатор , п 7 разр дность обрабатываемых чисел, - номер, итерации, К() число , равное i/r + 1 при i четном и равное ( if I)/-- при нечетном. Целью изобретени вл етс сокращение оборудовани . Поставленна цель достигаетс тем ч5:о в устройство дл вычислени функции у - е , содержащее генератор тактовых импульсов и .М блоков вычислени итерации, каждый из которых содержит первый и второй регистры, первый и второй сумматоры и коммутатор , причем в каждом блоке вычислени итерации разр дные выходы первого регистра соединены с первой группой входов первого сумматора, разр дные выходы второго регистра подключены к первой группа входов второго сумматора и к информационным входам первой группы коммутатора, разр дные выходы первого сумматора каждого.блока вычислени итерации соединены с соответствующими разр дными входами первого регистра последующего блока вычислени итерации, выход генератора тактовых импульсов подключен к управл ющим входам всех регистров устройства, введены в каж-дый блок вычислени итерации триггер и группа элементов И, первые входы которых соединены с соответствующими разр дными выходами первого регистра , выход триггера подключен к вторым входам элементов И группы, выходы которых соединены с второй группой входов первого сумматора, втора группа входов второго сумматора подключена к входам константы В ) устройства, где i 1, ... , п, разр дные выходы второго сумматора соединены с информационными входами второй группы коммутатора, первый и второй управл ющие входы которого подключены соответственно к Инверсному и пр мому выходам знакового разр да второго сумматора, выход генератора тактовых импульсов соединен с управл ющими входами всех триггеров устройства, пр мой выход знакового разр да второго сумматора каждого блока вычислени итерации подключен к информационному входу триггера последующего блока вычислени итерации, выходы коммутатора Кс1Ждого блока вычислени итерации подключены к разр дным; входам второго регистра последующего блока вычислени итерации, На чертеже представлена блок-схема устройства дл вычислени функции У е«, Устройство содержит генератор 1 тактовых импульсов и блоков 2 вычислени итерации, каждый из которых содержит первый и второй регистры 3 и 4, триггер 5, группа элементов И 6, первый и второй сумматоры 7 и 8, коммутатор 9, Коммутаторы 9 каждого-блока 2 вычислени итерации содержат две группы по и двухвходовых элементов И, объединенных элементом ИЛИ. Группа элементов И каждого блока 2 вычислени итерации содержит ( о - i ) двухвходовых элементов И,где - номер блока. Вычисление функции ij s е в устройстве производитс на основе метода цифра за цифрой со знакопосто нньдми приращени ми, который описываетс итерационными формулами .x,, Yi.otfr nCUZ-); MU.Mr ientUl-M) Го, если у; Ь о, s gnl ; s |nB;-| l если у 0. Здесь - номер итерации ( О, 1,2,..., И-1). При начальных услови х , ijg -О if(.X данные формулы дают Х,,. 6 Устройство работает следующим Ьбразом. По сигналу пуска, поступающему н вход генератора 1 тактовых импульсо генератор -начинает вырабатывать тактовые импульсы, которые поступают на регистры и триггеры устройства. В первом такте во второй регистр 4 первого блока 2 вычислени итерации поступает значение операнда X в обратном или дополнительном коде в форме с фиксированной зап той, В триггер 5 поступает О, а в первый регистр 3 поступает , На первом сумматоре 7 формируетс значение Х1-ХО, поскольку группа эле ментов И 6 закрыта. На втором сумматоре 8 производитс сложение содержимого второго регистра 4 и константы Gn 2, сформированной на его входе монтажным способом путем подачи в соответствующий разр д сумматора зна 1 в зависимости от того, какое значение имеет в данном разр де константа, представлен на в обратном или дополнительном коде. Таким образом, на сумматоре образуетс значение у, и, в зависимости от его знака, на выход коммутатора 9 приходит или содержимое второго регистра 4, если знак положительный , или содержимое сумматора 8, если знак отрицательный, т.е. на выходе коммутатора 9 образуетс значение t|i Во втором такте результаты, полу ченные в первом блоке 2 вычислени итерации записываютс во второй блок 2 вычислени итерации: значение из первого сумматора 7 записываетс в первый регистр 3, знак второго сум матора 8 - в триггер 5, а значение из коммутатора 9 - во второй регистр 4. Одновременно во второй регистр 4 первого блока 2 вычислени итерации поступает второй операнд. В первом блоке 2 вычислени итерации производитс выполнение первой итерации над вторым операндом, аналогично выполненной в первом такте над первым операндом. Во втором бло-, ке 2 вычислени итерации выполн етс втора итераци над первым -операндом и на выходе первого сумматора 7 по вл етс значение Х, а на выходе коммутатора 9 - значение-cf . Сдвиг значени Х| на один разр д вправо осуществл етс путем соединени выхода j-го разр да группы элементов И 6 с входом (J t1) -го разр да первого сумматора 7 ( 1, 2, . .., п ) . На выходе второго сумматора 8 монтажным способом формируетс константа п ( ). В дальнейшем в каждом такте результаты предыдущих блоков поступают в последующие блоки, а во второй регистр 4 первого блока вычислени итерации поступает новый операнд, и т.д., причем в каждом последующем блоке промежуточные результаты из группы элементов И 6 поступают на второй вход первого сумматора 7 со сдвигом разр д вправо, большим , чем в предыдущем блоке, а в.выражени х логарифмов, формируемых монтажным способом на втором входе второго сумматора 8, степень двойки ;Возрастает на единицу. В п- м такте на выходе первого сумматора 7 последнего блока 2 вычислени итерации получаетс первый результат, а в дальнейшем в каждом такте на выходе устройства будет по вл тьс новый результат. Предлагаемое устройство работает по конвейерному принципу. Его быстродействие определ етс длительностью одного такта, котора равна задержке в одной ступени устройства и определ етс выражением ,, где сцд- врем суммировани на сумматоре ; задержка информации коммутатором . Затраты оборудовани на данное устройство определ ютс выражением , см км рг о где коэффициент К. учитывает количество разр дов в одном корпусе микросхемы . Как видно, затраты оборудовани на данное устройство меньше по сравнению с известным, более чем в два раза. Высока однородность структуры устройства позвол ет его реализовать в виде больших интегральных схем.The invention relates to computing and is intended for use in high-end specialized digital computers. A device is known for calculating a function of the type y-e containing an argument register, an argument masking unit, a persistent storage unit, a random access memory unit, a lower argument argument selection unit, a control unit, a null argument value determining unit, a device for multiplying and disadvantages. Are low-speed, because the exponential function here is calculated by the integral formula, and in each iteration uses a time-consuming multiplication operation, and high equipment costs. The closest in technical essence to the invention is a conveyor. A joe device for calculating a function. containing (2n-1) iteration calculation blocks, trigger register, output register, adder switch, control block, each iteration block of which contains two registers, two switches, two adders. This device calculates the function ij e on the basis of the Walder algorithm with alternating increments, in accordance with which to calculate the function 1 g e it is necessary to perform 2) 1 iterations, where h is the size of the numbers being processed. The device was built according to the conveyor principle and each stage of the conveyor implements one iteration of the Wolder algorithm, which made it possible to achieve a very high speed determined by the delay in the multi-bit adder pj. However, the presence in device 2 (tons of steps require for its construction the high cost of equipment, defined by the expression - (- to bkb - microcircuits, where the coefficients Kpf, take into account the number of processed bits in one micron package of which the register, adder, switch is built, n 7 the size of the numbers being processed, the number, iteration, To () is a number equal to i / r + 1 for i even and equal to (if I) / - for odd. The aim of the invention is to reduce the equipment. The goal is achieved by h5: o in the device for calculating the function y - e containing clock generator and .M blocks iteration calculations, each of which contains the first and second registers, the first and second adders and the switch, and in each iteration calculation unit the bit outputs of the first register are connected to the first group of inputs of the first adder, the bit outputs of the second register are connected to the first group of inputs of the second adder and to the information inputs of the first group of the switch, the bit outputs of the first adder of each iteration calculation unit are connected to the corresponding bit inputs of the first register of the subsequent block calculating the iteration, the output of the clock pulse generator is connected to the control inputs of all device registers, a trigger and a group of elements AND whose first inputs are connected to the corresponding bit outputs of the first register are entered into each iteration calculator; the trigger output is connected to the second inputs of the elements AND the groups, the outputs of which are connected to the second group of inputs of the first adder, the second group of inputs of the second adder are connected to the inputs of the constant B) of the device, where i 1, ..., n, the discharge outputs of the second total The mouth is connected to the information inputs of the second switch group, the first and second control inputs of which are connected respectively to the Inverse and forward outputs of the sign bit of the second adder, the output of the clock generator is connected to the control inputs of all device triggers, the direct output of the sign bit of the second the adder of each iteration calculation block is connected to the information input of the trigger of the subsequent iteration calculation block, the outputs of the switch X1 of the Total iteration calculation block are connected dnym discharge; to the inputs of the second register of the subsequent iteration calculation block. The drawing shows a block diagram of a device for calculating the function YU, the device comprises a clock generator 1 and iteration calculation blocks 2, each of which contains the first and second registers 3 and 4, trigger 5, group And 6 elements, the first and second adders 7 and 8, the switch 9, the Switches 9 of each-block 2 iteration calculations contain two groups of AND and two-input AND elements united by the OR element. The group of elements AND of each block 2 calculating the iteration contains (o - i) two-input elements AND, where is the number of the block. The calculation of the function ij s e in the device is made on the basis of the method digit-by-digit with a sign-constant increments, which is described by the iterative formulas .x, Yi.otfr nCUZ-); MU.Mr ientUl-M) Go, if y; B o s gnl; s | nB; - | l if y is 0. Here is the iteration number (O, 1,2, ..., I-1). Under initial conditions, ijg -O if (.X, these formulas give X ,,. 6 The device works as follows. By the start signal, the generator input 1 clock pulse generator-starts generating clock pulses that arrive at the device’s registers and triggers In the first cycle, the second register 4 of the first iteration calculation unit 2 receives the value of the operand X in the reverse or additional code in fixed-point form, the trigger 5 enters O, and the first register 3 enters, On the first adder 7, the value X1- is generated HO, n As the group of elements And 6 is closed. On the second adder 8, the contents of the second register 4 and the constant Gn 2, formed at its input by the assembly method, are added by feeding the corresponding value of the adder to the corresponding bit of the bit the constant is represented on in the reverse or additional code. Thus, the value y is formed on the adder, and, depending on its sign, the output of the switch 9 comes from either the contents of the second register 4, if the sign is positive, or adder 8 if the sign is negative, i.e. At the output of switch 9, the value t | i is formed. In the second cycle, the results obtained in the first iteration calculation unit 2 are recorded in the second iteration calculation unit 2: the value from the first adder 7 is recorded in the first register 3, the sign of the second sum of the matrix 8 - in the trigger 5 and the value from switch 9 to the second register 4. At the same time, the second operand enters the second register 4 of the first iteration calculation unit 2. In the first iteration calculation unit 2, the first iteration is performed on the second operand, similar to the one performed on the first operand. In the second iteration calculation block 2, a second iteration is performed on the first α-operand and the value X appears at the output of the first adder 7, and the value -f at the output of the switch 9. Shift value X | one bit to the right is performed by connecting the output of the j-th bit of the group of elements AND 6 to the input (J t1) of the first adder 7 (1, 2, ..., n). At the output of the second adder 8, the constant n () is formed by the mounting method. Subsequently, in each cycle, the results of the previous blocks go to the next blocks, and the second register 4 of the first iteration block receives a new operand, etc., and in each subsequent block the intermediate results from the group of elements And 6 arrive at the second input of the first adder 7 with a bit shift to the right, larger than in the previous block, and V. expressions of logarithms formed by the mounting method at the second input of the second adder 8, a power of two; Increases by one. In the rth clock cycle, at the output of the first adder 7 of the last iteration calculation unit 2, the first result is obtained, and then in each step at the output of the device a new result will appear. The proposed device works on a conveyor principle. Its speed is determined by the duration of one clock cycle, which is equal to the delay in one stage of the device and is determined by the expression, where sf is the summation time on the adder; Delay information by the switch. The equipment costs for this device are determined by the expression, cm km km, where the coefficient K. takes into account the number of bits in one chip package. As can be seen, the cost of equipment for this device is less than twice as compared with the known. The high homogeneity of the structure of the device allows it to be realized in the form of large integrated circuits.