Изобретение относитс к вычислительной технике и может быть исполь вано в специализированных вычислител ных системах высокой производительности дл вычислени гиперболических функций. В задачах, св занных с цифровой обработкой физической, навигационной и другой информации, требуетс выполнить операции вычислени гиперболических функций над массивами чи сел. Вычисл ть данные функции необхо димо также при управлении роботамиманипул торами от ЭВМ. Причем в системах реального времени требовани скорости выполнени данных операций очень высоки. Известен цифровой генератор гипер болических функций, содержащий генер тор тактовых импульсов, элемент запр та, делитель частоты аргумента, счет чик аргумента, делитель частоты учас ков аппроксимации, элемент задержки счетчик участков аппроксимации, счет чик результата, регистр, два управл мых делител частоты, блок 1. Устройство относитс к классу уст ройств на пересчетных схемах, которы имеют простую структуру, однако обла дают низкой производительностью. Наиболее близким по технической сущности к предлагаемому. вл етс ус ройство, содержащее четыре регистра три сумматора-вычитател , два блока сдвига, посто нное запоминак цее устройство (ПЗУ), счетчик адреса ПЗУ, блок микропрограммного управлени . Устройство аппаратно реализует операций вычислени функций5{14 сЬ. Его быстродействие при вычислении данных функций не превышает времени T 2,5 ntcM, где п - разр дность обрабатьшаемых операндов, . . . 1„ - врем суммировани двух чисел на сумматоре. При реализации этого устройства необходим блок пам ти дл хранени 2 констант, а также микропрограмм блока микропрограммного управлени 2. Недостатком устройства вл етс низкое быстродействие и большие объе мы дорогосто щих блоков пам ти АЛЯ хранени констант и микропрограмм. Цель изобретени - повышение бы .стродействи . Поставленна цель достигаетс тем что в конвейерное устройство дл вычислени гиперболических функций, содержащее три входных регистра, три сумматора-вычитател и блок синхронизации ,, причем выход первого регистра соединен с первым информационным входом первого сумматора-вычитател ; выход второго входного регистра соединенс первым информационным входом второго сумматора-вычитател , выход третьего входного регистра соединен с первым входом третьего сумматора-вычитател , дополнительно введены:. (2п-1 блоков вычислени итераций (где п - разр дность аргумента) , причем информационные входы входных регистров сое-; динены с входами установки начальных условий устройства, управл ющие входы входных регистров соединены с выходом блока синхронизации и тактовыми входами блоков вычислени итераций, выхода первого и второго входных регистров соединены со вторыми информационными входами соответственно первого , и второго сугФ1аторов-вычитателей, пр мой выход знакового разр да третьего входного регистра соединен с управл ющими входами первого и второго сумматоров-вычитателей, второй информационный и управл ющий входы третьего сумматора-вычитател соединены соответственно с. входом константы устройства и инверсным выходом знакового разр да третьего входного .регистра , выходы первого, второго и третьего сумматоров-вычитателей соединены с.оответстврнно с первым, вторым , и третьим информационньоли входами первого блока вычислени итераций , выходы с первого по третий i-ro (,..., 2п-2) блока вычислени итераций соединены соответственно с первого по третийинформационными входами (i + 1)-го блока вычислени итераций, причем каждый блок вычислени итераций содержит три регистра и три су1да4атора-в1: читател , первые информационные входы которых соединены с выходами, соответствун цих .регистров, информационные входы которых соединены с соответствующими информационными входами блока, тактовый вход которого соединен с управл ющими входами регистров, выходы первого и. второго регистров соединены со вторыми информационными вхо- дами соответственно второго и первого сумматоров-вычитателей , управл ющие входы которых соединены с пр мым выходом знакового разр да третьего регистра, инверсный выход знакового разр да которого соединен с упра.вл кицим входом третьего сумматора-вычитател , второй информационный вход которого соединен с входом константы блока. На фиг. 1 представлена блок-схема устройстваJ на фиг. 2 - схема блока управлени . Конвейерное устройство дл вычислени функций S и с h Ч содержит п блоков 1 вьтчислени итерации, блок 2 синхронизации, входы 3 и 4 блока, выход 5 блока синхронизации. Каждый блок 1 вычислени итерации содержит входные регистры 6-8 и сумматоры-вычитатели 9-11.( Блок 2 синхронизации содержит три гер 12, генератор 13 импульсов, элемен .т 14 И,..счетчик 15 и элемент 16 ИЛИ-НЕ. Алгоритм вычислени функций 5i1 и et,iC описываетс следующими итерационными формулами x,,--x... : , , . U, Si m peiQrHv,- , где ( , если i четное, .}ii если i нечетное, которые при начальных значени х х, о - дают после 2 п итераций X(v, ciiif ,й„ 5W. Здесь коэффициент УО, называемый коэффициентом деформации гиперболического вектора , определ етс из соотношени хДпи-2-- мТ Li--i J Устройство работает следующим образом . В первом такте в регистр 6 блока 1 записываетс константа Хо, регистр Iсбрасываетс , в О, а в регистр 8 поступает значение операнда Ч в форм с фиксированной зап той. Если , то 4-1, т.е. знаковый разр д регистра 8 равен нулю. Сигналы, поступающие спр мого выхода знакового разр да регистра 8 на управл ющие входы сумматоров-вычитателей 9 и 10 и с инверсного выхода знакового раз7 р да регистра 8 на управл ющий вход сум матора-вычитател 11 соответственно, определ ют выполн емую на соответствующем сумматоре-вычитателе onepaдню . Если сигнал, поступающий на управл ющий вход.сумматора-вычитател , равен логическому нулю,.то выполн етс операци сложени , а если логической единице - вычитание. Таким образом, на сумматорах-вычитател х 9 и 10 будет выполн тьс операци сложени , а на сумматоре-вычитателе II- вычитание. Если же то 1, т.е. знако вый разр д регистра 8 равен 1. В это случае сигнал из знакового разр да регистра 8, поступа на управл ющие входы сумматоров-вычитателей, опреде лит , что на сумматорах-вычитател х 9 и 10 должно производитьс вычитани а на сумматоре-вычитателе 11 - сложе ние. Таким образом, на сумматоре-вычич тателе 9 формируетс значение х, ра ное сумме или разности, в зависимости от знака 4 ЛУ содержимым регистра 6 и сдвинутым на один разр вправо содержимьам регистра 7, а на сумматоре-вычитателе 10 формируетс значениеf , равное сумме или разности между содержимым регистра 8 и сдвинутьм на один разр д вправо содержимым регистра .6. Данный сдвиг о существл етс путем соединени выходов i-ro разр да регистра ( i 1,2,..., п) с (i + 1)-м разр дом сумматора-вычитател . На сумматоревычитателе 11 производитс вычитание или сложение, в зависимости от знака , из содержимЬго регистра 8 константы arth2 , формируемой на входе сумматора-вачитател 11 путем подачи в его соответствующие разр ды значени логического нул или единицы, т.е. на сумматоре-вычитателе 11 формируетс значение f . Во втором такте производитс запись результатов вычислений первого блока 1 во второй:Ч апись полученных на сумматорах-вычитател х 9-11 первого блока 1 в регистры 6-8 вто-. рого блока 1 соответственно. Одновременно в регистр 8 первого блока 1 поступает значение второго операнда. В первом блоке 1 производитс выполнение первой итерации над вторым операндом, аналогичное.выполнение в первом такте над первым операндом/ а во втором блоке 1 выполн етс втора итераци над первым операндом. Г В третьем такте результаты вычислений , полученные во втором блоке 1, записываютс в третий блок 1, а результаты первого блока 1 - во второй . В регистр..8 первого блока 1 поступает третий операнд. В первом блоке 1 выполн етс перва итераци над третьим операндом, во втором втора ит.ераци над операндс 4 , в третьем - треть итераци над йервьи4 операндом, причем в третьем блоке 1 промежуточные результаты с регистров 6 и 7 поступают соответственно на сумматоры-вычитатели .10 и 9 со сдвигом на два разр да вправо, а на втором входе сумматоравыЧйтател 11 монтажным способом формируетс константа arth2. В дальнейшем результаты предыду- юих блоков поступают в последующие блоки, а в первый блок поступает новый операнд, и т.д., причем в каждом нечетном и следующем за ним блоке промежуточные результаты из регистров 6 и 7 поступеаот соответственно на бум юторы-вычитатели 10 и 9 со сдвиге на один разр д вправо большим , чем в предащувдах двух блоках, а в выражени х логарифмических арктангенсов , которые подаютс монтажным способом на вторые вход)ы сумматоров-вычитателей 11 степень двойки возрастает на единицу. В 2 n-M такте на выходных сумма- торах-вычитателих 9 и 10 2 п-го блока 1 получаютс первые результаты вычислений, на су шаторе-вычитателе 9 -с{ , а на сулвиаторе-вычитателе . Результаты вычислени -от пер вого операнда мд.ссива чисел будут получены через 2 п тактов, а от каждого прследующего операнда массива через один такт. Тактовые импульсы, управл ющие работой устройства, генерирует блок 2 синхронизации, крторьШ работает следующим образом. Перед началом обработки массива чисел в счетчик 15 по входу 4 поступает числоf равное длине обрабатываемого массива. По входу 3 на триггер 12 поступает сигнал пуска, который устанавливает его в состо ние 1 и сигнал с выхода триггера разрешает прохождение импульсов через элемент 14 И из генератора 13 импульсов. С выхода элемента 14 И тактовые импуль сы поступают на регистры устройс :ва по выходу 5, а также на сч втчик 15. G поступлением каждого импульса в устройство информаци продвига1етс на одну ступень вниз, а из содержи- мого счетчика 15 вычитаетс единица. Как только содержимое счетчика стане нулю, т.е.. массив чисел обр аботан , на выходе элемента 16 ИЛИ-НЕ по вл етс сигигш, сбрасывающий триг гер 12 в состо ние О, а сигнал с выхода этого триггера запрещает прохождение тактовых импульсов через з лемент И 14 на регистры устройства. Устройство работает по конвейерному принципу/ поэтому в каждом такте в него можно вводить новый операн а на вьосоде получать новый результат вычислени . При обработке массивов чисел быстродействие устройства опре дел етс длительностью такта обработ ки данных, котора равна задержке в одном блоке 1 устройства, т.е. Т у t, -где tc - врем сложени или вычитани двух чисел на сумматоревычитателе . По быстродействию предлагаемое устройство значительно превосходит прототип при обработке массивов чисел . Быстродействие повышено в 2,5 п раз. Кроме того.в устройстве нет необ- ходимости хранить константы, коли чество которых авно п, в блоках . пам ти, поскольку они подаютс на сумматоры-вычитатели монтажным способом , а также не нужен блок пам ти дл хранени .микропрограмм сложного блока микропрограммного управлени , так как.управление устройством осуществл етс от простого блока синхронизации . . .; Так как в каждом нечетном и следующем за ним блоке 1.устройстйа выполн ютс одинаКовыа итерации, можно в каждом блоке 1 выполн ть по две итерации, поставив на его входе коммутаторы, подключающие входы входных регистров блока 1 выходам сумматоров-вычит ателей предыдущего блока 1, или к выходам сумматороввычита1в ,й данного блока 1. Тогда . устройство будет содержать п блоков 1 вычислени итерации, а его произ.водИтельность будет определ тьс сортношением . . . . Т 2(tcft+ t)-, , где (- задержка информации коммутатором ./ . Промежуточными регистрами в устройстве можно раздел ть не каждый, блок вычислени итерации, 2,3, ..., блоков, что ;поэволит. сократить затраты на оборудование., однако это уменьшит производительность., Предлагаемое устройство обладает высокой однородностью структуры, что . позвол ет реализовать его в виде больших интегргшьных схем. The invention relates to computing and can be used in specialized high-performance computing systems for calculating hyperbolic functions. In tasks related to the digital processing of physical, navigation, and other information, it is required to perform the operations of calculating hyperbolic functions on arrays of numbers. Calculate these functions is also necessary when controlling the robot manipulators from a computer. Moreover, in real-time systems, the requirements for performing these operations are very high. A digital generator of hyperbolic functions is known, containing a clock pulse generator, a booster element, an argument frequency divider, an argument counter, an approximation circuit frequency divider, an approximation plot counter delay element, an approximation plot counter, a counter, a result counter, a register, two controllable frequency divider, a block 1. The device belongs to a class of devices on scaling circuits, which have a simple structure, but have low productivity. The closest in technical essence to the proposed. is a device containing four registers, three adders-subtractors, two shift blocks, a permanent memory device (ROM), a ROM address counter, a firmware control unit. The device implements hardware operations for calculating functions 5 {14 cb. Its speed in calculating these functions does not exceed the time T 2.5 ntcM, where n is the size of the operands being processed,. . . 1 „is the time of summation of two numbers on the adder. When implementing this device, a memory unit is required for storing 2 constants, as well as firmware of firmware management unit 2. The device has the disadvantage of low speed and large amounts of expensive memory modules ALA for storing constants and microprograms. The purpose of the invention is to increase the speed. This goal is achieved by the fact that a conveyor device for calculating hyperbolic functions, comprising three input registers, three adders and a synchronization unit, the output of the first register connected to the first information input of the first adder; the output of the second input register is connected to the first information input of the second adder-subtractor, the output of the third input register is connected to the first input of the third adder-subtractor, additionally entered :. (2p-1 iteration calculation blocks (where n is the width of the argument), the information inputs of the input registers are connected-; they are connected to the setup inputs of the initial conditions of the device, the control inputs of the input registers are connected to the output of the synchronization block and the clock inputs of the iteration calculation blocks, output The first and second input registers are connected to the second information inputs of the first and second, respectively, second and second subtractors. The direct output of the sign bit of the third input register is connected to the control inputs. the first and second adders-subtractors, the second information and control inputs of the third adder-subtractor are connected respectively to the input of the device constant and the inverse output of the sign bit of the third input register, the outputs of the first, second and third adders-subtractors are connected to the corresponding first , the second, and third informational inputs of the first iteration calculation unit, the outputs from the first to the third i-ro (, ..., 2n-2) iteration calculation unit are connected, respectively, from the first to the third informational mi inputs of the (i + 1) th iteration calculation block, each iteration calculating block contains three registers and three controllers-B1: readers, the first information inputs of which are connected to the outputs corresponding to registers, information inputs of which are connected to the corresponding information inputs a unit whose clock input is connected to the control inputs of the registers, the outputs of the first and. The second registers are connected to the second information inputs of the second and first subtractors, respectively, the control inputs of which are connected to the direct output of the sign bit of the third register, the inverse output of the sign bit of which is connected to the control input of the third adder-subtractor, the second information input of which is connected to the input of the block constant. FIG. 1 is a block diagram of the deviceJ in FIG. 2 is a control block diagram. A conveyor device for calculating functions S and h h contains n blocks 1 of iteration calculation, block 2 of synchronization, inputs 3 and 4 of block, output 5 of block of synchronization. Each iteration calculation unit 1 contains input registers 6-8 and adders-subtractors 9-11. (Synchronization unit 2 contains three germs 12, a generator of 13 pulses, elements of 14 AND, .. counter 15 and element 16 OR NOT. Algorithm The functions 5i1 and et, iC are described by the following iteration formulas x ,, - x ...:,,. U, Si m peiQrHv, -, where (if i is even,.} ii if i is odd, which at initial values xx, o - are given after 2 n iterations X (v, ciiif, nd "5W. Here, the coefficient VO, called the deformation coefficient of the hyperbolic vector, is determined from the relation xDi-2-- mT Li - i J The device operates as follows: In the first cycle, the constant Ho is written to the register 6 of block 1, the register I is reset, to O, and the register 8 receives the value of the operand H in the forms with a fixed comma. the sign bit of register 8 is zero. Signals coming directly from the sign bit of register 8 to the control inputs of adders-subtractors 9 and 10 and from the inverse output of the sign-size register of register 8 to the control input of summator-reader, respectively, determined on the corresponding totalizer tatele oneday. If the signal arriving at the control input of the subtractor is equal to logical zero, then the addition operation is performed, and if the logical unit is subtraction. Thus, the addition operation will be performed on the subtractors 9 and 10, and the subtraction will be performed on the adder-subtractor II. If then 1, i.e. the digit bit of register 8 is equal to 1. In this case, the signal from the digit bit of register 8, arriving at the control inputs of the adders-subtractors, determines that subtractors 9 and 10 should be subtracted on the subtractor 11 - addition. Thus, on adder-calculator 9, the value x is formed, which is equal to the sum or difference, depending on the sign 4 of the DR with the contents of register 6 and the register-offset 7 shifted by one bit to the right, and on adder-subtractor 10, the value f is formed, equal to the sum or the difference between the contents of register 8 and shift one digit to the right by the contents of register .6. This shift exists by connecting the outputs of the i-ro register bit (i 1,2, ..., n) with the (i + 1) th bit of the adder-subtractor. At subtractor 11, subtraction or addition is performed, depending on the sign, from the contents of register 8 of the constant arth2 generated at the input of the adder-reader 11 by supplying the logical zero or one, i.e. on the subtractor 11, the value of f is generated. In the second cycle, the results of the calculations of the first block 1 are recorded in the second one: The record of the results obtained on adders 9-11 of the first block 1 in registers 6-8 of the second. block 1, respectively. At the same time, the value of the second operand is fed into register 8 of the first block 1. In the first block 1, the first iteration is performed on the second operand, the same. The first iteration on the first operand / and in the second block 1, the second iteration is performed on the first operand. G In the third cycle, the results of the calculations obtained in the second block 1 are recorded in the third block 1, and the results of the first block 1 in the second. In the register..8 of the first block 1 enters the third operand. In the first block 1, the first iteration is performed on the third operand, in the second second, the iteration on operand 4, in the third, the third iteration on yervi4 operand, and in the third block 1, the intermediate results from registers 6 and 7 are sent to the adders. 10 and 9 with a shift of two digits to the right, and the constant arth2 is formed by the mounting method at the second inlet of the summator of Quattress 11. In the future, the results of the previous blocks go to the next blocks, and the first block receives a new operand, etc., with intermediate results from registers 6 and 7 coming to each odd and following block from boomer subtractors 10 and 9 with a shift by one bit to the right greater than in the predvazvatuvdah two blocks, and in expressions of logarithmic arc tangles, which are supplied by the mounting method to the second input of the adders-subtractors 11, the power of two increases by one. In the 2 n-M clock cycle, on the output summers of the subtractors 9 and 10 2 of the p-th block 1, the first results of calculations are obtained, on the subtractor 9, -c {, and on the subtractor-subtractor. The results of the calculation, from the first operand of the m.rc array of numbers will be obtained in 2 n cycles, and from each of the next operands of the array in one cycle. The clock pulses controlling the operation of the device generates a synchronization unit 2, the clock operates as follows. Before processing the array of numbers, counter 15 enters input 4, the number f equal to the length of the array being processed. At input 3, trigger 12 receives a start signal, which sets it to state 1, and the signal from the trigger output permits the passage of pulses through element 14 and from the generator 13 pulses. From the output of element 14, the clock pulses go to the device registers: wa to output 5, as well as to the secondary clock 15. G by entering each pulse into the information device advances down one step, and one is subtracted from the content of the counter 15. As soon as the contents of the counter become zero, i.e. an array of numbers is processed, the output of element 16 OR-NOT shows a signal resetting the trigger 12 to the state O, and the signal from the output of this trigger prohibits the passage of clock pulses Item 14 on the device registers. The device works on the conveyor principle / therefore, in each clock cycle, a new operand can be entered into it and a new calculation result can be obtained at the output. When processing arrays of numbers, the device speed is determined by the duration of the data processing cycle, which is equal to the delay in one block 1 of the device, i.e. T y t, where tc is the time of adding or subtracting two numbers on the adder and subtractor. The speed of the proposed device significantly exceeds the prototype when processing arrays of numbers. Speed increased by 2.5 n times. In addition, the device does not need to store constants, the number of which is avno n, in blocks. memory, since they are fed to subtractors in an assembly way, and a storage unit is also not needed for storing microprograms of a complex microprogrammed control unit, since the device is controlled from a simple synchronization unit. . ; Since in each odd and following block 1, the device performs the same iterations, it is possible to perform two iterations in each block 1, putting at its input switches that connect the inputs of the input registers of the block 1 to the outputs of adders and subtractors of the previous block 1, or to the outputs of summators, read 1, th of this block 1. Then. the device will contain n blocks of 1 iteration calculation, and its production capacity will be determined by sort ratio. . . . T 2 (tcft + t) -,, where (is the delay of information by the switch ./. Not every unit can be separated by intermediate registers in the device, the iteration calculator, 2,3, ..., blocks, that; to reduce the equipment costs ., however, this will reduce the performance. The proposed device has a high homogeneity of the structure, which makes it possible to realize it in the form of large integrated circuits.