SU1008703A1 - Цифровой след щий электропривод - Google Patents

Description

ной пам ти и к первому входу третьего триггера, выход второго элемента И подключен к четвертому входу первого сумматора и к первому входу вто рого триггера, выход третьего элемен та И подключен к первому входу первого , триггера и к входу первого дели тел  частоты, выход четвертого элемента И подключен к входам управлени  записью первого и второго блоков оперативной пам ти, к вторым входампервого и второго триггеров и через первый элемент задержки к третьему входу первого интегратора, к четвертому входу второго интегратооа и к входу блока управлени , выход первого интегратора соединен с входом дан ных первого блока оперативной пам ти , выход которого .подключен к чет .вертрму входу первого интегратора, выход второго интегратора соединен с входом данных второго блока оперативной пам ти , выход которого подключен к п тому входу второго ратора, восьмой выход блока управлени  соединен с адресными входами преобразовател  кодов, первого к вто рого блоков оперативной пам ти и пре образовател  фаза-код, второй выход ограничител  тока соединен с кодовым входом преобразовател  кодов, а выход первого делител  частоты соединен с вторым входом третьего триггер  и с входом записи преобразовател  кодов, выходы синхронизатора подключены к соответству1эщим входам синхронизации преобразовател  кодов, группы выходов КОТОРОГО.соединены с

08703

входами соответствующих силовых коммутаторов .

2. Электропривод по п.1, о т л ичающийс  тем, что преобразот ватель кодов содержит дешифратор, группу регистров и гоуппу формирователей сигналов, каждый из которых содержит программный счетчик, четвертый триггер, группу мультиплексоров и группу коммутаторов, синхровход дешифратора  вл етс  входом записи преобразовател  кодо , информационный вход  вл етс  адресным входом преобразовател , а выходы подключены к входам записи соответствующих регистров группы, информационные входы которых  вл ютс  кодовым входом преобразовател , входы .синхронизации которого соответственно подключены к первому входу четвертого триггера и установочному входу программного счетчика каждого из формирователей сигналов группы, в котором второй вход четвертого триггера соединен с выходом переполнени  программного счетчика, счетный вход которого  вл етс  тактовым входом преобразовател  кодов, а выход соединен с информационными входами мультиплексоров группы, выходы которых соединены с первыми входами коммутаторов группы, вторые входы которых подключены к выходу четвертого триггера , а третьи входы - к выходам соответствующих регистров группы, коммутаторов группы  вл ютс  выходами соответствующей группы преобразовател  кодов.

. 1

Изобретение относитс  к автоматике и может быть использовано при автоматическом регулировании многокоординатного объекта управлени .

Известен след щий электропривод, содержащий интерпол тор, два цифроаналоговых преобразовател , преобразователи кода скорости и кода положени , блок выбора входной информации, коммутатор и в каждом канале последовательно соединенные привод, аналоговое запоминающее устройство, сумматор и блок соавнени  l .

Недостатком известного устройства  вл етс  низка  точность.

Наиболее близким к изобретению по технической сущности  вл етс  цифровой след щий привод, содержащий генератор импульсов, последовательно соединенные блок силовых коммутирующих элементов (блок силовых тиристоров ), двигатель, датчик и преобразователь

фаза-коп, синхронизатор, котопрго подключен к выходу блока силовых коммутирующих элементов, а также блок управлени  и последовательно соединенные первый сумматор, первый интег- 5 ратор,,второй сумматор, второй ратор, ограничитель тока и третий сумматор , причем первый выход блока управлени  подключен к первому входу первого сумматора и второму входу второ- to го сумматора, а второй выход соединен с вторым входом первого сумматора, тр тий вход которого объединен с выходом преобразовател  фаза-код и с третьим входом второго сумматора, к четвертому входу которого подключен четвертый выхпд блока управлени  , третий KOTODoro соединен с вторым входами первого и второго интеграто13ов, п тый выход блока управлени  подключен к третьему вхопу второго интегратора . а шестой и седьмой выходы - соответственно к вторым входам третьего сумматора и ограничител  тока, третий вход которого соединен с выходом третьёго сумматора, вГорой вход которого соединен с выходом второго сумматора и первым входом второго интегратора 2 Недостатком этого цифрового след щего электропривода  вл етс  ограниченна  область применени  вследствие регулировани  только однркоординатного объекта управлени . Цель изобретени  - расширение области применени  электропривода путем обеспечени  регулировани  многокоординатного объекта управлени . Поставленна  цель достигаетс  тем, что в цифровой след щий электропривод содержащий генератор импульсов, последовательно соединенные группы силовых коммутаторов , электродвигателей и датчиков, выходы которых подключены к соответствующим входам преобразовател  фаза-код, синхронизатор , о первый вход которого подключен к второму выходу одного из силовь1х коммутаторов , блок управлени  и последовательно соединённые первый сумматор , первый интегратор, второй сумматор, второй интегратор, ограничитель тока и третий сумматор, первый выход блока управлени  подключен к первому входу первого сумматора и второму входу второго сумматора, второй выход соединен с вторым входом первого сумматора , третий вход которого соединен с первым выходом преобразовател  фаза-код и с третьеим входом второго

су мматора, к четвертому входу которого подключен третий выход блока управлени , четвертый выход которого соединен с вторыми входами первого и второго интеграторов, п тый выход блока управлени  подключен к третьему входу второго интегратора, а шестой и седьмой выходы - соответственно к вторым входам третьего сумматора и ограничител  тока, третий вход котоого соединен с выходом третьего суматора , второй вход которого соединен выходом второго сумматора, введены лементы И, первый делитель частоты, риггеры, распределитель импульсов, ервый и второй блоки оперативной па ти , первый элемент задержки и пребразователь кодов, вторые входы датиков подключены к второму выходу преобразовател  фаза-код, выход генератора импульсов соединен с входом распределител  импульсов, счервый выход которого подключен к первому входу первого элемента И, и к второму входу синхронизатора , второй выход - к первому входу второго элемента И, к первому импульсному входу преобразовател  фаза-код и к тактовому входу пре-. образовател  кодов, третий выход - к первому входу третьего элемента И и к второму импульсному входу преобразовател  фаза-код, четвертый выход к первому входу четвертого элемента И и к третьему импульсному входу преобразовател  фаза-код, вторые входы первого и второго элементов И Подключены к ВЫХОДУ первого триггера, второй вход третьего элемента И соединен с выходом второго триггера, а второй вход четвертого элемента И с выходом третьего триггера , выход первого элемента И подключен к четвертому импульсному входу преобразовател  фаза-код, к входам управлени  считыванием первого и второго блоков оперативной пам ти и к первому входу третьего триггера, выход второго элемента И подключен к четвертому входу первого сумматора и к первому входу второго триггера, выход третьего элемента И подключен к первому входу первого триггера и к входу первого делител  частоты, выход 4etBepToro элемента И подключен к входам vnpae лени  записью первого и второго бло-. ков оперативной пам ти, к вторым входам первого и второго триггеров-и через первый элемент задержки к третьему входу первого интегратора, к четвертому входу второго интегратора и к входу блока управлени , выход первого интегратора соединен с входом данных первого блока оперативной пам ти, выход которого подключен к четвертому входу первого интегратора, выход второго интегратора соединен с входом данных второго блока оперативной паг м ти, выход которого подключен к п тому входу второго интегратора, восьмой выход блока управлени  соединен с адресными входами преобразовател  кодов, первого и,второго блоков рперативной пам ти и преобразовател  фаза-код , второй выход ограничител  тока соединен с кодовым входом преобразов-ател  кодов, а выход первого делител  частоты соединен с вторым входом третьего триггера и с входом записи преобразовател  кодов, выходы синхронизатора подключены к соответствующим входам синхронизации преобразовател  кодов, группы выходов которого соединены с входами соответствующих силовых коммутаторов. Кроме того, преобразователь кодов содержит дешифратор , группу регистров и группу формирователей сигналов, каждый из которых содержит программный счетчик, четвертый триггер, группу мультиплексоров и группу коммутаторов , синхровход дешифратора  вл етс  входом записи преобразовател  кодов, информационный вхрд  вл етс  адресным входом преобразовател , а выходы подключены к входам записи соответ- . ствующих регистров группы, информационные входы которых  вл ютс  кодовым входом преобразовател , входы синхронизации которого соответственно подключены к первому .входу четвертого триггера и установочному входу программного счетчика каждого из формирователей сигналов группы, в котором второй вход четвертого триггера соединен с выходом переполнени  npoi- раммного счетчика, счетный вход которого  вл етс  тактовым входом преобра зовател  кодов, а выход соединен с информационными входами мультиплексоров группы, выхолы J oтopыx соединены с первыми входами коммутаторов группы , вторые входы которых подключены к выходу четвертого триггера, а третьи входы - к выходам соответствующих регистров группы, выходы коммутаторов группы  вл ютс  выходами соответствующей группы преобразовател кодов, На фиг. 1 приведена блок-схема цифрового след щего электропривода; на фиг,2 - блок-схема преобразовател  фаза-код; на фиг.3 - блок-схема преоброзовател  кодов; на фиг.- блок-схема силового коммутатора; на фиг.5 блок-схема программного счетчика, на фиг.6 - временные диаграммы работы устройства. Электропривод содержит блок 1 управлени , первый сумматор, 2, первый интегратор 3, второй сумматор t, второй интегратор 5, ограничитель 6 тока , третий сумматор 7, первый 8 и второй 9 блоки оперативной пам ти, первый элемент 10 задержки, первый Т1, второй 12, третий 13 и четвертый l4 элементы И, первый делитель 15 частоты , генератор 16 импульсов, распределитель 17-импульсов, первый 18,второй 19 и третий 20 триггеры, преобразователь 21 фаза-код, датчики22, электродвигатели 23, силовые коммутаторы 2, синхронизатор-/25, преобразователь26 кодов, счетчик 27 команд, блок 28 пам ти команд, шифратор 29 команд, первые нуль-компараторы 30, первые элементы 31 синхронизации. Преобразователь 21 (фиг.2) содержим четвертый сумматор 32, второй элемент 33 задержки, третий блок 3 оперативной пам ти, коммутатор 35, регистры 3& счетчик 37, второй делитель 38 частоты, фильтр 39, .вторые нуль-компараторы 0, вторые элементы -Ifl синХ Ьониззции , Преобразователь. 26(фиг. 3) содержит дешифратор 2, группу регистров АЗ , группу формирователей j сигналов, каждый иа которых содержит программный счетчик 5 , четвертый триггер 46, группу мультиплексоров 47 и группу коммутаторов . Коммутаторы 2k содержат фиг. выключатели 9 трансформатор 50, усилители-формирователи 51, тиристоры 52-55, клеммы 56 и 57Счетчик 5 содержит(фиг.5) третий делитель 58 частоты, двоичный счетчик 39 и формирователи 60 длительности импульсов. На фиг. 6 последовательности тактовых импульсов с первого, второго, третьего и четвертого выходов распределител  17 импульсов обозначены а,5,ВЛ, сигналы с выходов первого 18, второго 19 и третьего 20 тригт геров -Э,е,ж, сигналы с выходов перврго .11, второго 12, третьего 13 и четвертого 14 элементов и -3, к,л,м, импульс переполнени  с выхода делител  15 частоты -н , сигнал на выходе элемента 10 -задержки -о. Устройство работает следующим образом . . Распределитель 1 формирует последовательности импульсов высокой частоты , вырабатываемой генератором 16 (четыре последовательности тактовых импульсов, фиг,6 О1,Б, 8,г) сдвинутые по фазе относительно друг друга на ЗГ/2, с равными частотами. Последовательность и с первого выхода распределител  17 поступает на первый вход первого элемента И 11 и через второй вход синхронизатора 25 на вторые входы первых элементов 31 синхронизации. Последовательность б с второго выхода распределител  17 по.ступает на пер-i вый вход второго элемента И 12, на второй импульсный вход преобразовател  21 фаза-код и на импульсный вход преобразовател  2б кодов. Последова .тельность в с третьего выхода распределител  17 поступает на первый вход третьего элемента И 13 и на третий импульсный вход преобразовател  21 фаза-код. Последовательность ъ с четвертого выхода распределител  17 поступает на первый вход четвертого эле мента И 1 и на четвертый импульсный вход преобразовател  21 фаза-код. Синхронизирующие фазные переменные напр жени  Цф (t) частоты fgnc второ го выхода из силовых коммутаторов 2 поступает через первый вход синхронизатора 25 на входы соответст .eyioiuVix первых нуль-компараторов 30, каждый из которых в момент перехода через нуль напр жени  синхронизации формирует один раз за период импульс, поступающий на первые (синхронизируемые входы соответсТвующйх первых элементов 31 синхронизации, на вторы ( синхронизирующий) входы которых с ВТОрого входа синхронизатора 25 поступают импульсы последоавтельности а. На выхо дах каждого первого элемента 31 синхрони .зации формируютс  импульсы с частотой .следовани , равной частоте питающего электродвигатель переменного н,апЪ жени  (синхронизиоованное Иоследова1ельностью а). Сформированные с помощью первых элементов 31 синхронизации импульсы поступают через соответствующие синхронизирующие входы преобразовател  26 кодов и синхронизирующий вход со10 3 тветствующего формировател  « .сигалов на первый вход четвертого триггера 46, устанавлива  на его выходе огический ноль, и на вход установки в ноль программного счетчика 45, устанавлива  его триггеры в ноль. Импульсы последовательности б, пройд  через второй импульсный вход преобразовател  21 фаза-код посту-пают на вход второго делител  38 частоты и счетный вход счетчика 37. На выходе второго делител  38 частоты образуетс  последовательность импульсов со скважностью 2 и частотой следовани  fe, подаваема  на фильтр 39 3 выходе фильтра 39 формируетс  гармоническое напр жение частоты поступающее на 1д, поступающее на вход одного из вторых нуль-компараторов 4О и через второй выход (выход напр жени  питани  датчиков) преобразовател  21 фаза-код ,-на вторые входы (обмотки возбуждени ) всех датчиков 22. При этом на выходе указанного нуль-конпаратора 40 формируютс  импульсы, поступающие на синхронизируемый вход соответствующего второго элемента 41 синхронизации, на синхронизирующий вход которого с третьего импульсного входа преобразовател  21 фаза-код г поступают импульсы последовательности в. На выходе элемента 41 синхронизации образуютс  импульсы, называемые опорными импульсами , с частогой следовани  f, синхронизированные с последовательностью и сдвинутые по фазе относительно импульсов на выходе второго делител  38 частоты, так как фильтр 39 вносит дополнительный фазовыйсдвиг при формировании гармонического напр жени . Опорные импульсы с выхода втброго элемента 41 синхронизации периодически , с частотой f устана ивают в ноль двоичный счетчик 37, за полн емый.со стороны счетного входа импульсами последовательности 5. На выходе счетчика 37 формируетс  периодический линейно нарастающий код, достигающий максимального значени  к кюменту и поступающий на входы всех регистров 36.На выходе каждого из датчиков 22 формируетс  гармониче.ское напр жение сдвинутое по фазечотносительно напр жени , поступающего на обмотку возбуждени , на угол, .пропорциональ ный углу поворота вала ротора датчика 22, кинематически св занного с осью вращени  объекта управлени . Напр жени  с выходов- датчиков 22, пройд  через соответствующие входы преобразовател  21 фаза-код, поступают на входы соответствующих вторы нуль-компараторов 0, Импульсы с вы ходов вторых нуль-компараторов 40 подаютс  на синхронизируемые входы соответствующих вторых элементов 1 синхронизации , на синхронизирующие входы которых поступают через четвертый импульсный вход преобразовател  21 фаза-код импульсы последовательности X. На выходе каждого .из указанных вторых элементов 1 синхронизации образуютс  импульсы с частотой следовани  f, сдвинутые по фазе относительно опорных импульсов на угол , пропорциональный углу поворота соответствующего датчика 22. Импульсы с выходов соответствующих вторых элементов 1 син хронизации поступа  на входы разрешени  записи соответствующих регистров 36, периодически переписывают в регистры Зб код с выхода;сме чика 37. Код, переписанный в регист 36,пропорционален сдвигу фазы напр жени  на выходе соответствующего датчика 22, а следовательно и углу поворота его ротора. Кроме того, импульсы последовательности б, пройд  через тактовый вход преобразовател  26 кода и тактовые входы всех формирователей сигналов, поступают в каждом формирователе kk сигналов на счетный вхо програмного f счетчика 15. который формирует N - ортогональных импульс ных последовательностей и импульс переполнени , где N - разр дность числа кода управлени . N ортогональных импульсных последовательностей в программном счет чике 45 вырабатываютс  следующим образом. Третий делитель 58 частоты запол н етс  импульсами последовательности б, и на его выходе образуетс  после довательность счётных импульсов, еле с частотой f () дующа  Последовательность счетных им .пуль сов частоты f. заполн ет, двоичны счетчик 59, выходы N первых разр дов которого подключены к входам соответствующих формирователей 60 длительности импульсов. В момент изменени  состо ни  каждого из первых 0310 разр дов двоичного счетчика 59 с О в 1 на выходе соответствующего формировател  60 длительности импульсов по вл етс  импульс, дпительность которого равна .„„(.)-Гс. Последовательности импульсов с выходов формирователей 60 длитёльности импульсов образуют ортогональную систему функций на отоезке длины 12 N , Прив;нзка ортогональной системы, вырабатываемой в каждом из формирователей k сигналов, к m-й фазе опорного напр жени , питающего электродвигатель, осуществл етс  с помощью синхронизирующего импульса, поступающего на первый вход четвертого триггера 46 и на вход установки в .ноль программного счетчика 45 через соответствующий вход преобразовател  2б кодов. При поступлении синхронизирующего импульса устанавливаютс  в ноль третий делитель 58 частоты и двоичный счетчик 59 Импульс переполнени  по вл етс  на выходе программного счетчика 45 после поступлени  2 четных импульсов на вход двоичного счетчика 59, т.е. через врем  2- Сс после прихода синхронизирующего импульса на вход установки в ноль. Импульс переполнени  переключает четвертый тои1- гер 46 на выходе которого формируетс  сигнал фазыФ (t), принимающий значени  при Уф (t)7/0 Ч- (t) j , 1 при ,(t). О Ортогональные импульсные последовательности поступают на первые входы всех мультиплексоров 47 формирователей 44 сигналов. На второй вход каждого мультиплексора 47 поступает пр мой N-разр дный код числа кода управлени  А с соответствующего регистра 43 таким образом, что младший разр д кода числа Ац управл ет подключением на выход мультиплексора 47 последовательности импульсов , формируемой в программном счетчике 45 формирователем 60 длительности импульсов, св занным с выходом N-ro разр да двоичного счетчика 59. С выхода каждого из мультиплексоров 47 на импульсный вход соответствующег .о коммутатора 48 поступает цифрова  квэзичастотна  последовательность/ З-ь- (t) , число импульсов котоtn рой за период фазы UA опорного напр жени , питающего электродвигатель 2 , определ етс  величиной кода управлени  Ац Коммутатор А8, выполн емый на ком бинационных логических элементах формирует сигналы , (i,,,4t,.z™ К„ (. Ct).Z,(:), где Z(t))5ic5nA +V(t).s4n.AK где signАц -знак кода управлени , поступающий с (N+l)-ro разр да К-го регистра 3 на вход знака К-го коммутатора 8 .каждого формировател  kl сигналов. Сигналы Kxjj. и К2гц.,с выходов каждого коммутатора lo через соответствующие выходы формировател  k сигналов и преобразовател  кодов подключены к входам сигналов управлени  силовых коммутаторов 24 и осуществл ют управление коммутацией тока от соответствующей фазы ф  корно цепи электродвигател .Сигналы К и .тк пройд  через -входы сигналов управлени  силовых коммутаторов 24 , поступают на входы выключателей 49. В выключателе 49 сигналы . 2 усиливаютс  с помощью усилителейформирователей 51, каждый из которы обеспечивает управление соответству щим силовым коммутиру1эщим элементом одним из запираемых тиристоров 5255 . При открывании одного из тиристоров 52-55  корна  цепь электродви гател  подключаетс  к вторичнойобмотке трансфторматора 50 на врем  действи  управл ющего сигнала .I 1 rV Вычисление кода управлени  по ка

кооодинат выполн етс  циклически (величина цикла повторени  определ етс  параметрами и требуемыми показател ми качества цифрового след щего электропривода), пс1следо- вательность обработки координат задаетс  программно блоком 1 управлени .

Перед началом вычислений кода управлени  по каждой.;-из К координат на п-ом шаге устройство находитс  в следующем исходном состо нии.

Первый делитель 15 частоты обнулен . На вторые входы первого 11 и

выводитс  код с выхода соответствующего регистра 36.

Вычисление кода управлени  А| на п-м шаге по К-й координате выполн етс  следующим образом.

Импульс последовательности 0 с первого выхода распределител  17, пройд  через первый элемент И 11 (фиг.6з) поступает на первый импульсный вход преобразовател  21- фаза-код, на входы разрешени  считывани  первого 8, второго 9 и третьего 34 блоков оперативной пам ти. Коды из первторого 12 элементов И с выхода первого триггера 18 поступает потенциал Лиг.бо), открывающий первый .11 и вто рой 12 элементы И. На вторые входы треть,его 13 и четвертого Т элементов И постуг1ают потенциалы соответственной с выходов второго 19 (фиг.бе) и третьего 20 (фиг. 6) триггеров, закоывающие тоетий 13 и четвертый 1 элементы И . С выходов шифратора 29 команд через выходы блока 1 управлени  вывод тс  по-зиционные коды, которые на первом выходе блока 1 управлени  представл ют собой код скорости X на BTOpQM - константу Кх|,определ ющую добротность след щего привода, на третьем - коэффициент пропорциональности К2,., завис щий от частоты замыкани  контура След щего электропривода, на четвертом - константу Кз-,, определ ющую меру компенсации скоростной ошибки, на п том - константу КА.,, определ ющую . коэффициент усилени  интегрального ка;нала регул тора в скоростном контуре привода, на шестом - константу Kg- , определ ющую коэффициент усилени  про .порционального канала регул тора скоростного привода, на седьмом - константу , определ ющую максимальную величину сигнала управлени  подаваемого на электродвигатель, на восьмом - код адреса (.номера) обрабатываемой координаты. Константы с первого по седьмой выходов блока 1 управлени  ввод тс  в сумматоры 2, i и 7 и интеграторы 3 и 5, подготавлива  их к выполнению на данном шаге вычислений-, необходимых дл  замыкани  контура цифрового след щего электропривода по данной координате. С восьмого выхода блока 1 управлени  подаетс  код адреса на блоки 8,9 и 34 оперативной пам ти, дешифратор 42 и коммутатор 35 через который на . первый вход четвертого сумматора 32 вого 8 и второго 9 блоков оперативной пам ти в качестве начальных условий при интегрировании на данном шаге вывод тс  соответственно на четвертый вход первого интегратора 3 и на п тый вход второго интегратора 5. По импульсу, поступающему свыхода первого элемента И 11 измен ет свое состо ние третий три|- гер 20 , закрыва  четвертый элемент И k. По импульсу,поступающему на первый импульсный вход преобразовател  21 фаза-код, из третьего блока 34 оперативной пам ти по адресу, вводимому из блока 1 управлени , считываетс  код,, пропорциональный величине угла поворота вала соответствующего датчика 22 на предыдущем шаге вычислений. Код поступает на второй вход четвертого сумматора 32. В четвертом сумматоре 32 вычисл етс  приращение пути ).Сп Хд {Ь ХдГп-13 за один цикл вычислений по данной координате, где - код пропорциональный величине угла поворрта соответствующего датчика и.-.выводимый через коммутатор 35 с выхода соответствующего регистра 36 на первый вход четвертого сумматора 32 и третьего блока 3 оперативной пам ти . Код приращени  через выход кода приращени  преобразовате л  21 фаза-код подаетс  на третьи .входы первого 2 и втооого сумматиров . Кроме того, импульс,, поступающий на первый импульсный вход преобразовател  21 фаза-код, проходит через второй элемент 33 за(держГ --.,.. ки и по окончании вычислени  величиЦы переписывает значение S  чейку третьего блока 3 оперативнои пам ти, в которой ранее находилась величина Х n-l. Импульс последовательности. 5 с еторрго выхода распределител  17 пройд  через второй элемент И 12 Чфиг.бк), поступает на первый вход второго триггера 19 и на четвертый вход первого сумматора 2. При этом второи триггер 19 переключаетс , открыва  третий элемент И 13. А по импульсу, приход щему на четвертый вход сумматора 2 начинаютс  вычислени  формульных зависимостей, определ ющих качество цифрового след щего электропривода. При этом первый сумматор 2 вычисл ет величину М-М кМ-ХоокИ () 1 03 На выходе первого интегратора 3 по вл етс  величина 2 и п, (2) к п-1 -.выходна  величина первого интегратора 3 в предыдущем цикле вычислений , хранени  в первом блоке 8 оперативной пам ти и выводима  на вход первого интегратора 3 Меред началом данного цикла вычислений. Второй сумматор k вычисл ет величину .). Второй интегратор 5 на данном шаге формирует величину . (4,.U,tn)JC , (4) где Ц. п-1) - выходна  величина второго интегратора 5 в предыдущем цикле вычислений по данной координате, хранима  во втором блоке 9 оперативной пам ти и выводима  на вход второго интегратора 5 перед началом данного цикла вычислений, В ограничителе 6 тока величина МфцС сравниваетс  с константой .nictx К наименьша  по модулю величина , имеюша  знак величины Ib п J и обозначаема  , поступает на вход третьего сумматора 7 с первого выхода ограничител  6 тока. На выходе третьего сумматора 7 образуетс  сигнал VK 4 3 V3K Значение Uynp.fc сравниваетс  в ограничителе 6 тока с константой Up ..наименьша  по модулю вели Р представл юща  собой код управлени  А по К-й координате со знаком Uvinp.K выводитс  с выхода кода управлени  ограничител  6 тока на вход кода управлени  преобразовател  26 кодов. При изменении величин коэффицициентов К, Кз, каждой из коо эдинат может быть осуществлено регулирование динамических характеристик электропривода. Привод  вл етс  след щим с компенсацией скоростной ошибки, если Кз|.0 и без компенсации .. .1 М гч скоростной ошибки, если Кз1,0. Привод переводитс  в регулируемый режим если , и KSJ 0. Регул тор скоростного контура  вл етс  пропорциональным , если и Ку 0 , интегральным , если и Кс-..0, интег15 ,1 рально-прогпорциональным, если K4..fO, Кроме того , изменение динаминеских характеристик электропривода, а также выбор приемлемого времени за грузки вычислительного комплекса, мо гут быть осуществлены с помощью изме нени  частоты генератора 16. Импульс последовательности с тр тьего выхода распределител  17, прой д  через третий элемент И 13 (.фиг.6л поступает на первый вход первого три гера 18 и на .счетный вход первого де лител  15 частоты. При этом первый триггер 18 переключаетс  , закрыва  первый 11 и второй 12 элементы И. Последующие импульсы, проход щие через открытый третий элемент И 13 и поступающие на первый вход первого триггера 18 и на счетный вход первого делител  15 частоты, заполн ют первый делитель 15 частоты до тех пор, пока с его выходЪ не по витс  импульс переполнени  (состо ние первого триггера 18 не изменитс , он продолжает закрывать первый 11 и вто рой 12 элементы И). Импульс переполнени  .фиг.б h } с выхода первого делител . 15 частоты по вл етс  через врем  t 1цуцпосле поступлени  на четвертый вход первого сумматора 2 импульса с выхода первого элемента И 11, где t-,. - врем , необходимое дл  реализации формульных зависимостей ( ) - (5). Импульс переполнени  переключает третий триггер 20, при этом открываетс  четвертый элемент И, и пройд  через вход разрешени  записи кода преобразовател  26 кодов на вход синхроимпульса дешифратора 42, поступает на вход разрешени  записи соответствующего регистра 3 (.по адресу, вводимому в пр образователь 2б кодов с восьмого выхода блока 1 управлени ), разреша  перепись кода управлени  с выхода кода управлени  ограничител  6 тока в данный регистр A3. Импульс последовательности в с четвертого выхода распределител  17 0316 пройд  через открытый четбертый элемент И 1 (фиг.вм поступает на входы разрешени  записи кода первого 8 и второго 9 блоков оперативной пам ти , на вход первого элемента 10 задержки , на вторые входы первого 18 и второго. 19 триггеров. При этом с выходов первого 3 и второго 5 интеграторов соответственно в-первый 8 и второй 9 блоки оперативной пам ти переписываютс  коды по адресу, выводимому с,восьмого выхода блока 1 уп равлени , первый триггер 18 переключаетс , открыва  первый 11 и второй 12 элементы И, второй триггер 19 переключаетс , закрыва  третий элемент И 13. Кроме того, пройд  через первый элемент 10 задержки (фиг.бо), импульс с выхода четвертого элемента И 14 сбрасывает в О первый 3 и второй 5 интеграторы и через вход блока 1 управлени  поступает на счетный вход счетчика 27 команд, измен   его состо ние (при этом код с выхода счетчика 27 команд, поступающий на вход блока 28 пам ти команд, увеличиваетс  на один бит), соответственно измен ютс  кодь; на выходе блока 28 пам ти команд, на выходах шифратора 29 команд, т.е. на первом - восьмом выходах блока 1 управлени . Таким образом, цифровой след щий привод подготовлен к следующему циклу вычислений кода управлени . Изобретение имеет более широкую область применени , так как позвол ет осуществить регулирование многокоординатного объекта управлени  с максимальным использованием общих дл  всех координат вычислительных средств. Сокращение объема электронного оборудовани  в предлагаемом электроприводе - по сравнению с объемом электронного оборудовани , необходимого при использовании устройства - прототипа, составл ет при трехкоординатном объекте 32%, при четырехкоордииатном k2%, при восьмикоординатном 58%.

uz:tF

Claims (2)

1. (5*0 1. ЦИФРОВОЙ СЛЕДЯЩИЙ ЭЛЕКТРОПРИВОД , содержащий генератор импульсов, последовательно соединенные группы силовых коммутаторов , электродвигателей и датчиков, выходы которых подключены к соответствующим входам преобразователя фаза-код, синхронизатор, первый вход которого подключен к второму выходу одного из силовых коммутаторов, блок управления и последовательно соединенные первый сумматор, первый интегратор, второй сумматор, второй интегратор, ограничитель тока и третий сумматор, пер- вый выход блока управления подключен к первому входу первого сумматора и второму входу второго сумматора, второй геыход соединен с вторым входом первого сумматора , третий вход которого соединен с первым выходом преобразователя фаза-код и с третьим входом второго сумматора, к четвертому входу которого подключен третий выход блока управления, четвертый выход которого соединен с вторыми входами первого и второго интеграторов, пятый выход блока управления подключен к третьему входу второго интегратора, а шестой и седьмой выходы - соответственно к вторым входам третьего сумматора и ограничителя тока , третий вход которого соединен с выходом третьего сумматора, второй вход которого соединен с выходом второго сумматора, от л ичающийся тем, что, с целью расширения области применения, в него введены элементы И. первый дели» тель частоты, триггеры, распределитель импульсов, первый и второй блоки оперативной памяти, первый элемент задеожки и преобразователь кодов, вторые входы датчиков подключены к второму выходу преобразователя фаза-код, выход генератора импульсов соединен _β с входом распределителя импульсов, S первый выход которого подключен к ,первому входу первого элемента И и к второму входу синхронизатора, второй выход - к первому входу второго элемента И, к первому импульсному входу преобразователя фаза-код и к тактовому входу преобразователя кодов, третий выход - к первому входу третьего элемента Пик второму импульсному входу преобразователя фаза-код, четвертый выход - к первому входу четвеотого элемента И и к третьему импульсному входу преобразователя фаза-код, вторые входы первого и второго элементов И подключены к выхо- . ду первого триггера, второй вход третьего элемента И соединен с выходом второго триггера, а второй вход четвертого элемента И - с выходом третьего триггера, выход первого элемента И подключен к четвертому импульсному входу преобразователя фаза-код, входам управления считыванием первого и второго блоков оперативSU .100X703 ной памяти и к первому входу третьего триггера, выход второго элемента И подключен к четвертому входу 'первого сумматора и к первому входу второго триггера, выход третьего элемента И подключен к первому входу первого. триггера и к входу первого делителя частоты, выход четвертого элемента И подключен к входам управления записью первого и второго блоков оперативной памяти, к вторым входам· первого и второго триггеров и через первый элемент задержки к третьему входу первого интегратора, к четвертому входу второго интегратооа и к входу блока управления, выход первого интегратора соединен с входом данных первого блока оперативной памяти, выход которого подключен к четвертому входу первого интегратора, выход второго интегратора соединен с входом данных второго блока оперативной памяти , выход которого подключен к пятому входу второго интегратора, восьмой выход блока управления соединен с адресными входами преобразователя кодов, первого и второго блоков оперативной памяти и преобразователя фаза-код, второй выход ограничителя тока соединен с кодовым входом преобразователя кодов, а выход первого делителя частоты соединен с вторым входом третьего триггера и с входом записи преобразователя кодов, выходы синхронизатора подключены к соответствующим входам синхронизации преобразователя кодов, группы выходов которого.соединены с входами соответствующих силовых коммутаторов.
2. 2. Электропривод по п.1, о т л ичающийся тем, что преобразот ватель кодов содержит дешифратор, группу регистров и гоуппу формирователей сигналов, каждый из которых содержит программный счетчик, четвертый триггер, группу мультиплексоров и группу коммутаторов, синхровход дешифратора является входом записи преобразователя кодов, информационный вход является адресным входом преобразователя, а выходы подключены к входам записи соответствующих регистров группы, информационные входы которых являются кодовым входом преобразователя, входы синхронизации которого соответственно подключены к первому входу четвертого триггера и установочному входу программного счетчика каждого из формирователей сигналов группы, в котором второй вход четвертого триггера соединен с выходом переполнения программного счетчика, счетный вход которого является тактовым входом преобразователя кодов, а выход соединен с информационными входами мультиплексоров группы, выходы которых соединены с первыми входами коммутаторов группы, вторые входы которых подключены к выходу четвертого триггера, а третьи входы - к выходам соответствующих регистров группы, выходы коммутаторов группы являются выходами соответствующей группы преобразователя кодов.