SU1001085A1 - Device for computing complex number modulus - Google Patents
Device for computing complex number modulus Download PDFInfo
- Publication number
- SU1001085A1 SU1001085A1 SU813343240A SU3343240A SU1001085A1 SU 1001085 A1 SU1001085 A1 SU 1001085A1 SU 813343240 A SU813343240 A SU 813343240A SU 3343240 A SU3343240 A SU 3343240A SU 1001085 A1 SU1001085 A1 SU 1001085A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- bits
- adder
- group
- outputs
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(Б) УСТРОЙСТВО дл ВЫЧИСЛЕНИЯ МОДУЛЯ КОМПЛЕКСНОГО ЧИСЛА(B) DEVICE FOR CALCULATING THE COMPLEX MODULE NUMBER
1one
II
Изобретение относитс к вычислительной технике. The invention relates to computing.
Известно устройство дл вычислени модул комплексного числа, содержащее регистры, сумматоры, коммутаторы, блоки .сдвига, элементы.НЕ, блок анализа знака Г11;A device is known for calculating a modulus of a complex number containing registers, adders, switches, shift blocks, elements. NOT, a G11 character analysis block;
Недостатком данного устройства вл етс низкое быстродействие.The disadvantage of this device is low speed.
Наиболее близким к предлагаемому по технической сущности вл етс уст ройство дл вычислени модул комп- лексного числа, которое содержит регистры , сумматоры и коммутаторы, при-,5 чем входы первого и второго регистров подключены к первому и второму входам устройства, пр мые выходы разр дов первого регистра подключены к группе первых входов первого суммато-20 ра соответственно, выход первого коммутатора подключен к первому входу второго сумматора. пр мые выходы разр дов первого регистра подключены кThe closest to the proposed technical entity is a device for calculating a module of a complex number, which contains registers, adders and switches, when- 5 than the inputs of the first and second registers are connected to the first and second inputs of the device, direct outputs of bits the first register is connected to the group of first inputs of the first totalizer-20 ra, respectively, the output of the first switch is connected to the first input of the second adder. the direct outputs of the first register bits are connected to
первым группам информационных входов первого и второго коммутаторов, вторые группы информационных входов которых подключены к пр мым выходам разр дов второго регистра, инверсные выходы которых подключены к группе вторых входов первого сумматора, выход которого подключен к управл ющим входам первого и второго коммутаторов , выход второго коммутатора подключен к второму входу второго сумматора , выход которого подключен к выходу устройства 2 Jthe first groups of information inputs of the first and second switches, the second groups of information inputs of which are connected to the direct outputs of the bits of the second register, the inverse outputs of which are connected to the group of second inputs of the first adder, the output of which is connected to the control inputs of the first and second switches, the output of the second switch connected to the second input of the second adder, the output of which is connected to the output of the device 2 J
Недостатком известного устройства вл етс его низкое быстродействие.A disadvantage of the known device is its low speed.
Цель изобретени - повышение быстт роде,йстви устройства..The purpose of the invention is to increase the speed of the device.
Поставленна цель достигаетс тем, что устройство дл вычислени модул комплексного числа, содержащее регист эы , сумматоры и коммутатор, причем входы разр дов первого и второго регистров подключены к информационным входам устройства, пр мые выходы разр дов первого регистра подключены к первой группе входов первого сумматора , инверсные выходы разр дов второго регистра подключены к второй группе входов первого сумматора, пр мой и инверсные выходы знакового разр да ко торого подключены к управл ющему входу коммутатора, устройство содержит также третий сумматор, причем перва группа входов второго сумматора подключена к пр мым выходам разр дов пер вого регистра,, (п-2) старшихразр дов которого подключены к первой группе входов третьего сумматора, втора группа входов которого подключена к пр мым выходам разр дов второго регистра , пр мые выходы (п-2) старших разр дов которого подключены к второй группе входов второго сумматора, выходы разр дов второго и третьего сумматоров подключены к первой и второй группе информационных входов коммутатора соответственно, выход которого подключен к выходу устройства. На чертеже представлена структурна схема устройства. Устройство содержит первый регистр 1, второй регистр 2, первый сумматор 3, второй сумматор , третий сумматор 5, коммутатор 6. Устройство работает следующим образом . В начальный момент времени в первый регистр 1 и второй регистр 2 занос тс соответственно п-разр дные мантиссы пр мых кодов действительной и мнимой составл ющих комплексного числа. С выхода первого регистра 1 пр мой код действительной.составл ющей поступает на первые входы первого 3 и второго сумматора, а п-2 старших разр дов этого кода - на первый вход третьего сумматора 5. С выхода второго регистра 2 инверс ный код мнимой составл ющей поступает на второй вход первого сумматора 3, пр мой код - на второй вход третьего сумматора 5 а п-2 старших разр да на второй вход второго ЭТОГО кода сумматора k. Сигнал с выхода знакового разр да сумматора 3 поступает на управл ющий вход коммутатору 6, на первые информационные входы которого поступает с выхода второго сумматора k результат сложени кода действительной составл ющей с мнимой, сдвинутой,на два разр да в сторону младших разр дов. На.вторые информационные вхОды коммутатора 6 поступает с выхода третьего сумматора 5 результат сложени кода мнимой-составл ющей с действительной , сдвинутой на два разр да в сторону младших разр дов. При соответствующем управл ющем сигнале, подаваемом на коммутатор, на его выходе вырабатываетс результат сложени большей составл ющей комплексного числа с меньшей составл ющей, сдвинутой на два разр да в сторону младших раз-. р дов. Коммутатор 6 представл ет собой набор из п элементов 2 И-ИЛИ, на входы каждого элемента подаютс соответственно сигналы с выходов второго и третьего сумматоров 4 и 5 и. два управл ющих , сигнала, вл ющихс пр мым и инверсным сигналами знакового разр да. На выходе коммутатора 6 в зависимости от управл ющих сигналов образуетс результат, снимаемый с выхода второго или третьего сумматоров k или 5Устройство позвол ет производить вычисление модул комплексного числа при повышении быстродействи по сравнению с прототипом. Врем выполнени вычислений в предлагаемом устройстве оказываетс меньше по сравнению с прототипом на задержку сумматора (при несущественном изменении в затратах оборудовани вместо одного коммутатора введен третий сумматор). Реализаци устройства дл вычислени модул комплексного числа св зана с развитием цифровой обработки сигналов в задачах спектрального анализа и вл етс новой перспективной областью вычислительной техники. Устройство по сравнению с прототипом позвол ет повысить быстродействие вычислени модул комплексного числа. Задержка, вносима базовым устройством ,+Тц, где 17 задержка празр дного сумматора; задержка коммутатора. Задержка, вносима устройством ;; Cc.t K+Сс учитыва , что ,, . Выигрыш в быстродействии без существенных изменений затрат оборудовани составл етТ - р Т(., относительный выигрыш - fTдГ . С Те The goal is achieved by the fact that a device for calculating a complex number module containing registers, adders and a switch, with the bits of the first and second registers connected to the information inputs of the device, the forward bits of the first register bits are connected to the first group of inputs of the first adder, the inverse outputs of the bits of the second register are connected to the second group of inputs of the first adder, the direct and inverse outputs of the sign bit which are connected to the control input of the switch, the device It also contains the third adder, and the first group of inputs of the second adder is connected to the direct outputs of the first register bits, (n-2) of the upper bits of which are connected to the first group of inputs of the third adder, the second group of inputs of which are connected to the direct outputs of bits the second register, the direct outputs (p-2) of the higher bits of which are connected to the second group of inputs of the second adder, the outputs of the bits of the second and third adders are connected to the first and second group of information inputs of the switch, respectively, d is connected to the output device. The drawing shows a block diagram of the device. The device contains the first register 1, the second register 2, the first adder 3, the second adder, the third adder 5, the switch 6. The device operates as follows. At the initial moment of time, the first register 1 and the second register 2 are entered into the n-bit mantissas of the direct codes of the real and imaginary components of the complex number, respectively. From the output of the first register 1, the direct code of the real component goes to the first inputs of the first 3 and second adder, and the n-2 most significant bits of this code go to the first input of the third adder 5. From the output of the second register 2, the inverse code of the imaginary component arrives at the second input of the first adder 3, the direct code goes to the second input of the third adder 5 a n-2 most significant bits to the second input of the second IT code of the adder k. The signal from the output of the sign bit of the adder 3 is fed to the control input of switch 6, the first information inputs of which are fed from the output of the second adder k, the result of adding the code of the real component to the imaginary, shifted two bits to the side of the lower bits. The second information inputs of the switch 6 come from the output of the third adder 5, the result of adding the imaginary-component code to the real one, which is shifted by two bits to the side of the lower bits. With an appropriate control signal applied to the switch, its output results in the addition of a larger component of a complex number with a smaller component shifted two bits in the direction of the least significant numbers. Row Switch 6 is a set of n elements 2 AND-OR, the inputs of each element are respectively signals from the outputs of the second and third adders 4 and 5 and. two control signals, the direct and inverse signals of the sign bit. At the output of the switch 6, depending on the control signals, a result is obtained that is taken from the output of the second or third adders k or 5 The device allows the calculation of the modulus of the complex number with increasing speed as compared with the prototype. The calculation time in the proposed device is shorter compared to the prototype for the delay of the adder (with an insignificant change in the equipment costs, instead of one switch, a third adder is entered). The implementation of a device for computing a complex number module is associated with the development of digital signal processing in spectral analysis problems and is a new promising area of computing technology. The device, in comparison with the prototype, allows to increase the speed of calculation of the modulus of a complex number. The delay introduced by the basic device, + TC, where 17 is the delay of the adder; switch latency. The delay introduced by the device ;; Cc.t K + Cc taking into account that ,,. The gain in speed without significant changes in equipment costs is T - p T (., Relative gain - f TdG. With Te
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813343240A SU1001085A1 (en) | 1981-10-12 | 1981-10-12 | Device for computing complex number modulus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813343240A SU1001085A1 (en) | 1981-10-12 | 1981-10-12 | Device for computing complex number modulus |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1001085A1 true SU1001085A1 (en) | 1983-02-28 |
Family
ID=20978722
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813343240A SU1001085A1 (en) | 1981-10-12 | 1981-10-12 | Device for computing complex number modulus |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1001085A1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2618188C1 (en) * | 2016-02-25 | 2017-05-02 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Кубанский государственный технологический университет" (ФГБОУ ВО "КубГТУ") | Device for calculating complex number module |
-
1981
- 1981-10-12 SU SU813343240A patent/SU1001085A1/en active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2618188C1 (en) * | 2016-02-25 | 2017-05-02 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Кубанский государственный технологический университет" (ФГБОУ ВО "КубГТУ") | Device for calculating complex number module |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1001085A1 (en) | Device for computing complex number modulus | |
CA2078319A1 (en) | Control signal method and device | |
Guilfoyle et al. | Combinatorial logic based optical computing | |
SU911516A1 (en) | Device for computing complex number absolute value | |
US5430669A (en) | Apparatus for finding the square root of a number | |
RU2618188C1 (en) | Device for calculating complex number module | |
SU690477A1 (en) | Digital device for modulo limiting | |
JP3106525B2 (en) | Addition method and its circuit | |
RU1786484C (en) | Universal adder | |
SU868751A1 (en) | Multiplier | |
SU1070544A1 (en) | Device for approximating complex number modulus | |
SU792251A1 (en) | Apparatus for parallel shifting of binary numbers | |
SU1487029A2 (en) | Multiplier | |
KR970005175A (en) | Multiplication / Division Sharing Handler Structure Based on Pipeline Structure | |
SU752336A1 (en) | Pseudodivision device | |
SU666642A1 (en) | Decoder | |
JPS6453229A (en) | Multiplication system | |
GB2337621A (en) | Determining a scaling factor | |
SU911519A1 (en) | Device for computing elementary functions | |
SU798857A1 (en) | Exponent-computing device | |
SU1137471A1 (en) | Device for determination of number of ones in data sequence | |
SU860062A1 (en) | Device for multiplication | |
SU842789A1 (en) | Microprocessor section | |
SU999043A1 (en) | Multiplication device | |
SU1647556A1 (en) | Device for summing number bulks |