SE533083C2 - Process for manufacturing semiconductor device - Google Patents
Process for manufacturing semiconductor deviceInfo
- Publication number
- SE533083C2 SE533083C2 SE0900641A SE0900641A SE533083C2 SE 533083 C2 SE533083 C2 SE 533083C2 SE 0900641 A SE0900641 A SE 0900641A SE 0900641 A SE0900641 A SE 0900641A SE 533083 C2 SE533083 C2 SE 533083C2
- Authority
- SE
- Sweden
- Prior art keywords
- impurity
- type
- layer
- impurity concentration
- residual impurities
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 140
- 230000008569 process Effects 0.000 title claims description 117
- 239000004065 semiconductor Substances 0.000 title claims description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000012535 impurity Substances 0.000 claims description 326
- 239000000758 substrate Substances 0.000 claims description 39
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 38
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 36
- 230000015572 biosynthetic process Effects 0.000 claims description 32
- 238000005530 etching Methods 0.000 claims description 28
- 239000011248 coating agent Substances 0.000 claims description 26
- 238000000576 coating method Methods 0.000 claims description 26
- 238000000151 deposition Methods 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 14
- 230000008021 deposition Effects 0.000 claims description 12
- 238000005137 deposition process Methods 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 6
- 230000005669 field effect Effects 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 228
- 108091006146 Channels Proteins 0.000 description 41
- 239000007789 gas Substances 0.000 description 26
- 229910052799 carbon Inorganic materials 0.000 description 14
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 13
- 230000000694 effects Effects 0.000 description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 239000002019 doping agent Substances 0.000 description 8
- 239000002994 raw material Substances 0.000 description 8
- 238000010348 incorporation Methods 0.000 description 6
- 239000002243 precursor Substances 0.000 description 6
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 5
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000006698 induction Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- ATUOYWHBWRKTHZ-UHFFFAOYSA-N Propane Chemical compound CCC ATUOYWHBWRKTHZ-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 241000251730 Chondrichthyes Species 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000001294 propane Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
- H01L21/40—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02378—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/0257—Doping during depositing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
-
- H01L21/203—
-
- H01L21/2033—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
- H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
- H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
20 25 30 35 533 G83 nad en beläggning av ett tillväxtmaterial. varvid susceptorn är anordnad att uppta ett halvle- darsubstrat; placering av haivledarsubstratet för en första uppsättning i CVD-apparaten; och successiv formning av ett första orenhetsskikt och ett andra orenhetsskikt för den första upp- sättningen över haivledarsubstratet för den första uppsättningen genom användning av CVD- apparaten; och placering av halvledarsubstratet för en andra uppsättning i CVD-apparaten; och successiv formning av det första orenhetsskiktet och det andra orenhetsskiktet för den andra uppsättningen över haivledarsubstratet för den andra uppsättningen genom använd- ning av CVD-apparaten, varvid det första orenhetsskiktet för var och en av de första och andra uppsättningarna har en första typ av ledningsförmåga och första orenhetskoncentra- tion, varvid det andra orenhetsskiktet för var och en av de första och andra uppsättningarna har en andra typ av ledningsförmåga och en andra orenhetskoncentration. Förfarandet kän- netecknas av att åtminstone en av en första process för avlägsnande av kvarvarande oren- heter och en andra process för avlägsnande av kvarvarande orenheter genomförs som en process för avlägsnande av kvarvarande orenheter; varvid processen för avlägsnande av kvarvarande orenheter genomförs mellan forrnningen av det andra orenhetsskiktet för den första uppsättningen och formningen av det första skiktet för den andra uppsättningen när den andra orenhetskoncentrationen är inställd högre än den första orenhetskoncentrationen, och genomförs mellan formningen av det första skiktet för den första uppsättningen och formningen av det andra skiktet för den andra uppsättningen när den andra orenhetskon- centrationen är inställd lägre än den första orenhetskoncentrationen; varvid den första pro- cessen för avlägsnande av kvarvarande orenheter innefattar en etsningsprocess för etsning av en yta av beläggningen av tillväxtmaterial vid en första temperatur, varvid den första tem- peraturen är högre än tillväxttemperaturen för de första och andra orenhetsskikten, och en bakningsprocess för upphettning av en insida av CVD-apparaten vid en andra temperatur ef- ter etsningsprocessen, varvid den andra temperaturen är högre än tillväxttemperaturerna för de första och andra orenhetsskikten; och varvid den andra processen för avlägsnande av kvarvarande orenheter innefattar en deponeringsprocess för deponering av ett tredje oren- hetsskikt på ytan av beläggningen hos tillväxtmaterialet hos den inre behållaren vid en till- växthastighet som är större än de för de första och andra orenhetsskikten, varvid det tredje orenhetsskiktet har antingen den första eller den andra typen av ledningsförmåga, varvid ty- pen av ledningsförmåga för det tredje orenhetsskiktet är inställd identisk med den andra ty- pen av ledningsförmåga när den andra orenhetskoncentrationen är inställd lägre än den för- sta orenhetskoncentrationen. 20 25 30 35 533 G83 after a coating of a growth material. wherein the susceptor is arranged to receive a semiconductor substrate; placing the shark guide substrate for a first set in the CVD apparatus; and successively forming a first impurity layer and a second impurity layer for the first set over the shear conductor substrate for the first set using the CVD apparatus; and positioning the semiconductor substrate for a second set in the CVD apparatus; and successively forming the first impurity layer and the second impurity layer for the second set over the shear conductor substrate for the second set using the CVD apparatus, the first impurity layer for each of the first and second sets having a first type of conductivity. and first impurity concentration, the second impurity layer for each of the first and second sets having a second type of conductivity and a second impurity concentration. The process is characterized in that at least one of a first process for removing residual impurities and a second process for removing residual impurities is carried out as a process for removing residual impurities; wherein the process of removing residual impurities is performed between the formation of the second impurity layer for the first set and the formation of the first layer for the second set when the second impurity concentration is set higher than the first impurity concentration, and is performed between the formation of the first layer for the first set the first set and the formation of the second layer for the second set when the second impurity concentration is set lower than the first impurity concentration; wherein the first process for removing residual impurities comprises an etching process for etching a surface of the coating of growth material at a first temperature, the first temperature being higher than the growth temperature of the first and second impurity layers, and a baking process for heating of an inside of the CVD apparatus at a second temperature after the etching process, the second temperature being higher than the growth temperatures of the first and second impurity layers; and wherein the second process for removing residual impurities comprises a deposition process for depositing a third impurity layer on the surface of the coating of the growth material of the inner container at a growth rate greater than that of the first and second impurity layers, wherein the third impurity layer has either the first or the second type of conductivity, the type of conductivity of the third impurity layer being set identical to the second type of conductivity when the second impurity concentration is set lower than the first impurity concentration.
Enligt det ovan angivna framställningsförfarandet är, eftersom processen för avlägs- nande av kvarvarande orenheter genomförs, det möjligt att avlägsna orenheter eller begrän- sa orenheterna till det deponerade tredje orenhetsskiktet, varvid orenheterna som skall av- 10 15 20 25 533 033 lägsnas eller begränsas är de som kvarstannar pà ytan av beläggningen av tillväxtmaterial eller kvarstannar på CVD-apparaten exempelvis. När det andra orenhetsskiktet formas eller halvledarsubstratet för nästa uppsättning framförs in i CVD-apparaten efter processen för av- lägsnande av de kvarvarande orenheterna, är det därför möjligt att tillåta tillväxt av orenhets- skikt, medan samtidigt begränsas en inverkan från tidigare använda dopningsorenheter. För- farandet förmår följaktligen begränsa dopningsorenheter för ett tidigare format orenhetsskikt fràn att bli införlivat i ett senare format orenhetsskikt när ett flertal orenhetsskikt med olika ty- per av ledningsförmàga formas successivt.According to the above-mentioned manufacturing process, since the process for removing residual impurities is carried out, it is possible to remove impurities or limit the impurities to the deposited third impurity layer, the impurities to be removed or limited being those that remain on the surface of the coating of growth material or remain on the CVD apparatus, for example. When the second impurity layer is formed or the semiconductor substrate for the next set is introduced into the CVD apparatus after the process of removing the remaining impurities, it is therefore possible to allow the growth of impurity layers, while at the same time limiting the effect of previously used doping units. The process is thus able to limit doping impurities for a previously formed impurity layer from being incorporated into a later formed impurity layer when a plurality of impurity layers with different types of conductivity are formed successively.
Ovan angivna och andra ändamål, särdrag och fördelar med föreliggande uppfin- ning, framgår tydligare från följande detaljerade beskrivning med hänvisning till bifogade rit- ningar, på vilka Fig. 1 är en schematisk tvärsnittsvy visande en JFET (Junction Field Effect Transis- tor) av vertikal typ framställd genom ett förfarande för framställning av en halvledaranordning enligt en exemplifierad utföringsform av föreliggande uppfinning; Fig. 2 är en schematisk tvärsnittsvy illustrerande en CVD-apparat för tillväxt av olika SiC-skikt pà en JFET av vertikal typ; Fig. 3 ett diagram visande en orenhetskoncentration som funktion av en flödeshas- tighet (sccm) hos N; vid ett fall av tillväxt av ett skikt av N-typ på 4H-SiC “a”-sida och Si-sida med en från-vinkel (off angle) av 8 grader; Fig. 4 är en schematisk tvärsnittsvy illustrerande en varierad typ av JFET under pro- duktion, varvid tvärsnittsvyn visar ett fall efter formning av ett ”second gate"-skikt av Pïtyp; Fig. 5 är ett diagram illustrerande profiler hos en etsningsprocess och en baknings- process; Fig. 6 är ett diagram illustrerande en carrier-koncentration hos en Schottky-diod som funktion av ett djup från en yta av ett skikt av N'-typ; Fig. 7 är ett diagram illustrerande en kapacitans mellan elektroder hos en Schottky- diod; Fig. 8 är ett diagram illustrerande en konduktans mellan elektroder hos en Schottky- diod; och 10 15 20 25 30 533 083 Fig. 9 är ett diagram illustrerande ett resultat av en SlMS-analys av en orenhetskon- centration av P-typ som funktion av ett djup mätt i en riktning vinkelrätt till en yta hos ett andra gate-skikt av P*-typ. lnförlivandet av kvarvarande dopningsorenheter i det senare formade orenhetsskik- tet och nackdelar förenande med införlivandet beskrivs nedan i detalj med hänvisning till ett specifikt exempel och experimentella resultat.The above and other objects, features and advantages of the present invention will become more apparent from the following detailed description when taken in conjunction with the accompanying drawings, in which Fig. 1 is a schematic cross-sectional view showing a JFET (Junction Field Effect Transistor) of vertical type produced by a method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention; Fig. 2 is a schematic cross-sectional view illustrating a CVD apparatus for growing different SiC layers on a vertical type JFET; Fig. 3 is a graph showing an impurity concentration as a function of a flow rate (sccm) of N; in the case of growth of an N-type layer on 4H-SiC "a" side and Si side with an off-angle (off angle) of 8 degrees; Fig. 4 is a schematic cross-sectional view illustrating a varied type of JFET in production, the cross-sectional view showing a case after forming a "second gate" layer of Pïtype; Fig. 5 is a diagram illustrating profiles of an etching process and a baking process; Fig. 6 is a diagram illustrating a carrier concentration of a Schottky diode as a function of a depth from a surface of an N 'type layer; Fig. 7 is a diagram illustrating a capacitance between electrodes of a Schottky Fig. 8 is a diagram illustrating a conductance between electrodes of a Schottky diode; and Fig. 9 is a diagram illustrating a result of an S1MS analysis of an impurity concentration of P-. The function of a depth measured in a direction perpendicular to a surface of a second gate layer of the P * type. to a specific example and experimental results.
Den successiva formningen av de flerfaldiga orenhetsskikten med olika typer av ledningsförmåga i samma CVD-apparat kan genomföras vid tillverkning av en JFET av verti- kal typ med en dikesstruktur med användning av kiselkarbid.The successive formation of the multiple impurity layers with different types of conductivity in the same CVD apparatus can be carried out in the manufacture of a vertical type JFET with a ditch structure using silicon carbide.
Närmare bestämt kan, som visas ifig. 1 framställas en JFET av vertikal typ genom: laminering av ett drift-skikt 2 av Nltyp, ett första gate-skikt 3 av Pïtyp, ett område 4 av N'-typ/P'-typ med en Nltyp eller P'-typ, och ett source-område 5 av Nïtyp över ett substrat 1 av Nïtyp; formning av en dike 6 som genomtränger source-området 5 av Nïtyp, området 4 av Nltyp/Pltyp och det första gate-skiktet 3 av Pïtyp och vilken når drift-skiktet 2 av Nltyp; och placering av ett kanalskikt av N'-typ och ett andra gate-skikt 8 av Pïtyp i nämnda dike 6.More specifically, as shown in FIG. 1, a vertical type JFET is produced by: laminating an Nlt type drift layer 2, a Pït type gate layer 3, an N 'type / P' type region 4 with an Nlt type or P 'type, and a Nitype source region 5 over a Nitype substrate 1; forming a ditch 6 which penetrates the source region 5 of Nïtype, the region 4 of Nltype / Pltype and the first gate layer 3 of Pïtype and which reaches the drift layer 2 of Nltype; and placing a N 'type channel layer and a second Pï type gate layer 8 in said trench 6.
I enlighet med ovannämnda JFET av vertikal typ formas efter forrnningen av kanalskiktet 7 av N'-typ det andra gate-skiktet 8 av P*-typ i samma CVD-apparat 20. Dessutom formas efter formningen av det andra gate-skiktet 8 av Pïtyp kanaI-skiktet 7 av N'-typ och det andra gate- skiktet 8 av Pïtyp i en wafer av en annan awikande uppsättning. Följaktligen införlivas det kväve (N) som använts som dopningsmedel vid formningen av kanal-skiktet 7 av Nïtyp i det andra gate-skiktet 8 av Pïtyp, eller införlivas det aluminium (Al) som använts som dop- ningsmedel för formning av det andra gate-skiktet 8 av Pïtyp i kanal-skiktet 7 av N'-typ. lnförlivningen enligt ovan uppträder eftersom dopningsorenheterna för det tidigare formade orenhetsskiktet kvarstannar vid en inre vägg av en kolbehållare anordnad i CVD- apparaten 20 eller kvarstannar i en atmosfär inuti kolbehållaren, och eftersom de kvarvaran- de orenheterna är införlivade i formningen av nästa orenhetsskikt.In accordance with the above-mentioned vertical type JFET, after the formation of the N 'type channel layer 7, the second P * type gate layer 8 is formed in the same CVD apparatus 20. In addition, after the formation of the second P type type gate layer 8, the N 'type channel layer 7 and the second Pï type gate layer 8 in a wafer of another deviating set. Accordingly, the nitrogen (N) used as the dopant in the formation of the Nïtyp channel layer 7 is incorporated in the second gate layer 8 of the Pïtyp, or the aluminum (Al) used as the dopant in the formation of the second gate is incorporated. the layer 8 of the Pït type in the channel layer 7 of the N 'type. The incorporation as above occurs because the doping impurities of the previously formed impurity layer remain at an inner wall of a carbon container disposed in the CVD apparatus 20 or remain in an atmosphere inside the carbon container, and because the remaining impurities are incorporated into the formation of the next impurity layer.
För att ta itu med ovan angivna nackdel kan när en ledande typ av ett orenhetsskikt ändras vid formningen av flera orenhetsskikt de kvarvarande orenheterna i CVD-apparaten avlägsnas genom att en bakningsprocess genomförs i CVD-apparaten. Alternativt kan de kvarvarande orenheterna avlägsnas genom etsning av en yta av en SiC-beläggning på så- dant sätt, att en temperatur ökar till en tillväxttemperatur hos ett orenhetsskikt som skall for- mas i en efterföljande process medan tillförseln av ràmaterialgas avstängs (se följande hän- visning: "Nitrogen doping of epitaxial SiC: Experimental Evidence of the re-incorporation of 10 15 20 25 30 533 083 etched nitrogen during growth", J. Meziere. P. Ferret, E. Blanquet, M. Pons, L.Di Cioccio, och T. Billon, Material Science Forum, vols. 457 - 460 (2004), sid.731-734).To address the above disadvantage, when a conductive type of an impurity layer changes in the formation of your impurity layers, the remaining impurities in the CVD apparatus can be removed by performing a baking process in the CVD apparatus. Alternatively, the remaining impurities can be removed by etching a surface of a SiC coating in such a way that a temperature increases to a growth temperature of an impurity layer to be formed in a subsequent process while shutting off the supply of raw material gas (see below). - view: "Nitrogen doping of epitaxial SiC: Experimental Evidence of the re-incorporation of 10 15 20 25 30 533 083 etched nitrogen during growth", J. Meziere. P. Ferret, E. Blanquet, M. Pons, L.Di Cioccio, and T. Billon, Materials Science Forum, vols. 457-460 (2004), pp. 711-734).
Det har emellertid bekräftats att ovan beskrivna bakningsprocess inte kan helt av- lägsna de kvarvarande orenheterna. Särskilt kvarvarande orenheter av P-typ har befunnits svåra att avlägsna när ett andra andra gate-skikt 8 av P1-typ för en uppsättning och ett kanal- skikt 7 av N'-typ för en annan uppsättning formas successivt, motsvarande formningen av ett skikt av N-typ med en låg orenhetskoncentration efter forrnningen av ett skikt av P-typ med en hög orenhetskoncentration.However, it has been confirmed that the baking process described above cannot completely remove the remaining impurities. Particularly residual P-type impurities have been found to be difficult to remove when a second second P1-type gate layer 8 for one set and an N '-type channel layer 7 for another set are successively formed, corresponding to the formation of a layer. of N-type with a low impurity concentration after the formation of a P-type layer with a high impurity concentration.
Avseende ovan konfigurerad vertikal typ av JFET har närmare bestämt uppfinnaren undersökt en carrier-koncentration längs en linje som passerar det andra gate-skiktet 8 av Pïtyp, kanal-skiktet 7 av N'-typ och drift-skiktet 2 av N'-typ. I enlighet med uppfinnarens kon- troll uppträder i vissa fall införlivande av kvarvarande Al som förblir l ett inledande tillväxtsta- dium för kanal-skiktet 7 av Nïtyp. l vissa fall minskar en carrier-koncentration och kanal- skiktet 7 av N'-typ inverteras till en P-typ.Regarding the vertical type of JFET configured above, more specifically, the inventor has examined a carrier concentration along a line passing the second gate layer 8 of Pït type, the channel layer 7 of N 'type and the operating layer 2 of N' type. In accordance with the inventor's control, in some cases incorporation of residual Al occurs which remains at an initial growth stage for the Nïtype channel layer 7. In some cases a carrier concentration decreases and the channel layer 7 of N 'type is inverted to a P type.
För undanröjande av ovan angivna nackdelar framställdes en Schottky-diod enligt följande: genomförande av en bakningsprocess efter formning av det andra gate-skiktet 8 av Pïtyp; därefter extrahering av substratet; placering av exempelvis ett substrat av Nïtyp med en orenhetskoncentration av 1 x 10" cm'3 i CVD-apparaten 20; tillväxt av ett skikt av N'-typ på substratet av Nïtyp, så att skiktet av N'-typ har samma koncentration som ett kanal-skikt av Nltyp, närmare bestämt 4 x 1016 cm'3; och placering av ett flertal elektroder på en baksida av Nïsubstratet vid flera ställen hos en wafer och placering av en Schottky-elektrod på skik- tet av Nïtyp. l ovanstående införs en trimetylalminium (i det följande betecknad TMA-gas) i CVD-apparaten 20 under 2 timmar och 20 minuter vid en flödeshastighet av 100 sccm, och ett gasförhållande C/Si inställs till 0,7. En koncentrationfördeining för den framställda Schott- ky-dioden uppmäts från en yta av skiktet av Nltyp. Vidare mäts en kapacitans och en kon- duktans mellan elektroder hos Schottky-dioden. Mätresultaten visas i fig. 6, 7 och 8.To obviate the above disadvantages, a Schottky diode was prepared as follows: performing a baking process after forming the second gate layer 8 of Pïtyp; then extracting the substrate; placing, for example, a Nite-type substrate having an impurity concentration of 1 x 10 "cm'3 in the CVD apparatus 20; an Nlt-type channel layer, more specifically 4 x 1016 cm-3; a trimethylalminium (hereinafter referred to as TMA gas) in the CVD apparatus 20 for 2 hours and 20 minutes at a flow rate of 100 sccm, and a gas ratio C / Si is set to 0.7. The diode is measured from a surface of the Nlt type layer, and a capacitance and a conductance between electrodes of the Schottky diode are measured.The measurement results are shown in Figs. 6, 7 and 8.
Som visas i fig. 6, är en carrier-koncentration i närheten av substratet av Nïtyp läg- re än ett màl- eller börvärde. Fastän skiktet av N'-typ har eftersträvats att ha en orenhetskon- centration i ett område mellan 4 x 1016 cm* och 6 x 1016 cm'3, har närmare bestämt carrier- koncentrationen faktiskt målvärdet endast i ett ytområde (ett djup mellan 1,5 pm och 1.0 pm hos skiktet hos Nltyp och carrier-koncentrationen sänks till 5 x 1015 cm* eller mindre i ett område motsvarande ett inledande tillväxtstadium hos skiktet hos Nltyp. Awikelsen ovan beror på avlägsnandet av kvarvarande Al, och visar ett inflytande från kvarvarande Al. Det 10 15 20 25 30 533 083 bör noteras att en avståndsvariation i fig. 6 från en yta av skiktet N'-typ till en yta hos substra- tet av N"-typ orsakas av en filmtjockleksvariation hos skiktet hos N'-typ.As shown in Fig. 6, a carrier concentration in the vicinity of the Nïtyp substrate is lower than a target or setpoint. Although the N 'type layer has been sought to have an impurity concentration in a range between 4 x 1016 cm 5 μm and 1.0 μm of the layer of Nltyp and the carrier concentration is lowered to 5 x 1015 cm * or less in an area corresponding to an initial growth stage of the layer of Nltyp. It should be noted that a distance variation in fi g. 6 from a surface of the N 'type layer to a surface of the N "type substrate is caused by a film thickness variation of the N' type layer. .
Som vidare visas genom den tjocka linjen ifig. 7 får, fastän en kapacitans Cp hos Schottky-dioden bör helt enkelt minska med ökande páförd negativ spänning Vp när inga orenheter av P-typ är införlivade i skiktet av Nïtyp och substratet Nïtyp, faktiskt kapacitan- sen Cp större värde från ett bestämt medelvärde av denna pàförda negativa spänning Vp.As further shown by the thick line in fi g. 7 may, although a capacitance Cp of the Schottky diode should simply decrease with increasing applied negative voltage Vp when no P-type impurities are incorporated in the layer of Nïtyp and the substrate Nïtyp, in fact the capacitance Cp greater value from a certain average value of this applied negative voltage Vp.
Denna awikelse orsakas även av införlivandet av kvarvarande Al. På motsvarande sätt, som visas i tig. 8, fastän konduktansen Gp ska vara mindre än eller lika med 1 uS vid frånvaro av införlivande, blir konduktansen Gp större och överstiger 1 uS. Denna awikelse orsakas lika- så av införlivandet av kvarvarande Al. Resultaten av kapacitansen Cp och konduktansen Gp demonstrerar även en inverkan av det kvarvarande Al. Det bör noteras att en kapacitansva- riation och en konduktansvariation befintliga i tig. 7 och 8 orsakas av ovan beskrivna tjock- leksvariation hos skikt av N-P-typ.This deviation is also caused by the incorporation of the remaining Al. Correspondingly, as shown in fig. 8, although the conductance Gp should be less than or equal to 1 uS in the absence of incorporation, the conductance Gp becomes larger and exceeds 1 uS. This deviation is also caused by the incorporation of the remaining Al. The results of the capacitance Cp and the conductance Gp also demonstrate an effect of the remaining Al. It should be noted that a capacitance variation and a conductance variation exist in tig. 7 and 8 are caused by the thickness variation described above of N-P type layers.
Resultat visade i fig. 9 är från SIMS-analys av en orenhetskoncentration av P-typ från en yta av det andra gate-skiktet 8 av Pïtyp i en riktning vinkelrät till substratet. Resulta- ten bekräftar att, medan drift-skiktet 2 av N'-typ har en orenhetskoncentration av Pltyp av omkring 1 x 1015 cm'3, har kanal-skiktet 7 N'-typ en orenhetskoncentration av P-typ av 1 x 1016 cm” eller mer, vilket är större än den hos drift-skiktet 2 av Nïtyp med en tiopotens. På grund av en inverkan av orenheter av P-typ kan följaktligen onödigtvis en kanal-resistans hos kanal-skiktet 7 av N'-typ bli stor, och det blir svårt att förse en JET med en önskad karakteri- stik.Results shown in Fig. 9 are from SIMS analysis of a P-type impurity concentration from a surface of the second Pït-type gate layer 8 in a direction perpendicular to the substrate. The results confirm that, while the N 'type operating layer 2 has a P1 type impurity concentration of about 1 x 10 15 cm 3, the 7 N' type channel layer has a P x type impurity concentration of 1 x 1016 cm ”Or more, which is greater than that of the Nïtyp operating layer 2 with a ten power. Consequently, due to the influence of P-type impurities, a channel resistance of the N 'type channel layer 7 may unnecessarily become large, and it becomes difficult to provide a JET with a desired characteristic.
När ytan hos SiC-beläggningen är djupt etsad, kan det vara möjligt att minska de kvarvarande orenheterna av P-typ. När mängden etsning ökar, försvinner emellertid SiC- beläggningen snabbare. Den djupa etsningen kan följaktligen vara en faktor som minskar en livslängd hos kolbehàllaren och är därför inte föredragbar.When the surface of the SiC coating is deeply etched, it may be possible to reduce the remaining P-type impurities. However, as the amount of etching increases, the SiC coating disappears more rapidly. The deep etching can consequently be a factor which reduces the life of the carbon container and is therefore not preferable.
Ovan har diskussionen handlat om inverkan av orenheter av P-typ pà skiktet av N- typ vid ett fall av formning av skiktet av N-typ med en lägre orenhetskoncentration efter form- ningen av skiktet av P-typ med en hög orenhetskoncentration. En liknande diskussion kan även tillämpas på en inverkan av orenheter av N-typ vid ett fall av formning av skiktet av P- typ med en hög orenhetskoncentration efter formningen av N-typ med en lägre orenhet, fast- än inverkan är mindre jämfört med ovan redovisat fall. Fastän SiC används såsom ett exem- pelfall i ovan beskrivna diskussion, kan en liknande diskussion tillämpas på ett halvledarma- terial uppvisande ett stort bandgap, såsom ll-V GaN, diamant och liknande. 10 15 20 25 30 533 383 Mot bakgrund av ovan angivna och andra punkter redovisas nedan exempel pà utfö- ringsformer med hänvisning till bifogade ritningar.Above, the discussion has been about the effect of P-type impurities on the N-type layer in a case of formation of the N-type layer with a lower impurity concentration after the formation of the P-type layer with a high impurity concentration. A similar discussion can also be applied to the effect of N-type impurities in a case of forming the P-type layer with a high impurity concentration after the formation of N-type with a lower impurity, although the effect is less compared to above reported case. Although SiC is used as an example case in the discussion described above, a similar discussion can be applied to a semiconductor material having a large band gap, such as II-V GaN, diamond and the like. 10 15 20 25 30 533 383 In the light of the above and other points, examples of embodiments are presented below with reference to the accompanying drawings.
I föreliggande utföringsform tillämpas ett förfarande för framställning av en halvle- daranordning för tillverkning av en JFET av vertikal typ.In the present embodiment, a method of manufacturing a semiconductor device for manufacturing a vertical type JFET is applied.
Fig. 1 är en schematisk tvärsnittsvy illustrerande en vertikal typ av JFET som produ- ceras genom ett förfarande för framställning av en halvledaranordning enligt den föreliggan- de utföringsformen. Som visas i fig. 1 formas den vertikala typen av JFET genom använd- ning av ett substrat 1 av Nïtyp framställt av SiC. En huvudyta hos substratet 1 av Nïtyp har exempelvis en SiC-yta med en från-vinkel av 8 grader. På huvudytan är format ett drift-skikt 2 av N'-typ genom epitaxial tillväxt. Vidare formas på drift-skiktet 2 av N'-typ ett första gate- skikt 3 av Pïtyp. Det första gate-skiktet 3 av Pïtyp har en orenhetskoncentration i ett områ- de exempelvis mellan 1 x 1019 cm* och 1 x 10211 cm”.Fig. 1 is a schematic cross-sectional view illustrating a vertical type of JFET produced by a method of manufacturing a semiconductor device according to the present embodiment. As shown in Fig. 1, the vertical type of JFET is formed using a Nite-type substrate 1 made of SiC. A major surface of the Nït type substrate 1 has, for example, a SiC surface with a viewing angle of 8 degrees. On the main surface, an N 'type drift layer 2 is formed by epitaxial growth. Furthermore, on the operating layer 2 of N 'type, a first gate layer 3 of Pï type is formed. The first gate layer 3 of Pïtyp has an impurity concentration in an area, for example between 1 x 1019 cm * and 1 x 10211 cm ”.
Pâ det första gate-skiktet 3 av P1-typ formas området 4 av N'-typ/P'-typ. Området 4 av N'-typ/P'-typ är av N'-typ eller P'-typ och har en orenhetskoncentration i ett område av ex- empelvis mellan 1 x 1015 om* och 1 x 1016 cm'3. På området 4 av Nltyp/Pltyp är format ett source-omrâde 5 av N1-typ. Source-området 5 av N'-typ har en orenhetskoncentration i ett område av exempelvis mellan 1 x 1019 cm'3 och 'l x 10211 cm'3. vilket är större än orenhets- koncentrationen av området 4 av N'-typ/P'-typ. Området 4 av N'-typ/P'-typ är format i exem- pelvis en skiktform vars tjocklek är exempelvis omkring 0.2 pm. Fastän området 4 N'-typ/P'- typ inte alltid behöver vara nödvändigt om source-området 5 av N1-typ och det första gate- skiktet 3 av P*-typ är direkt förbundna, leder påförande av negativ spänning för avstängning av den vertikala typen av JFET till påförande av en negativ spänning på en PN-förgrenlng uppvisande en hög orenhetskoncentration. Följaktligen kan inte en hög genombrottsspän- ning tillhandhållas vid frånvaro av området 4 av Nïtyp/Pïtyp. Mot bakgrund av ovan angivna fall är området 4 av N'-typ/P'-typ med en lägre orenhetskoncentration anordnat mellan PN- förgreningen, så att en föredragen NiF-struktur formas och genombrottsspänningen förbätt- ras.On the first gate layer 3 of P1 type, the area 4 of N 'type / P' type is formed. The N 'type / P' type region 4 is of the N 'type or P' type and has an impurity concentration in a range of, for example, between 1 x 1015 om * and 1 x 1016 cm'3. In the area 4 of Nltyp / Pltyp, a source area 5 of N1 type is formed. The N 'type source region 5 has an impurity concentration in a range of, for example, between 1 x 1019 cm -1 and 1 x 10211 cm -1. which is greater than the impurity concentration of the N 'type / P' type region 4. The area 4 of N 'type / P' type is formed in, for example, a layer shape whose thickness is, for example, about 0.2 μm. Although the area N 'type / P' type does not always have to be necessary if the source area 5 of the N1 type and the first gate layer 3 of the P * type are directly connected, the application of negative voltage leads to the switching off of the vertical type of JFET for applying a negative voltage to a PN branch having a high impurity concentration. Consequently, a high breakthrough voltage cannot be provided in the absence of area 4 of Nïtyp / Pïtyp. In view of the above cases, the N 'type / P' type region 4 with a lower impurity concentration is arranged between the PN branch, so that a preferred NiF structure is formed and the breakdown voltage is improved.
En dike 6 formas i ett halvledarsubstrat där ovan beskrivna orenhetsskikt 2-4 formas över substratet 1 av Nïtyp. Nämnda dike 6 genomtränger source-området 5 av Nïtyp, om- râdet 4 av Nltyp/Pltyp och det första gate-skiktet 3 av Pïtyp, och når drift-skiktet 2 av N'- typ. En bottenyta av nämnda dike 6 har en "Si”-yta liknande huvudytan och en sidovägg hos nämnda dike 6 har en “a”-yta. Vid insidan av diket 6 är i följd anordnade ett kanal-skikt 7 av Nltyp och ett andra gate-skikt 8 av P1-typ. En orenhetskoncentration hos skiktet 7 av N'-typ är närvarande i ett område av exempelvis mellan 1 x 1015 cm* och 1 x 1016 cm”. En oren- 10 15 20 25 30 533 083 hetskoncentration hos det andra gate-skiktet 8 av Pïtyp är närvarande i ett område om ex- empelvis mellan 1 x 1018 om* och 1 x 1019 om” En source-elektrod 9, en första gate-elektrod 10 och en andra gate-elektrod 11 är lokaliserade på en huvudutsida av substratet. Source-elektroden 9 är elektriskt förbunden med source-området 5 av Nïtyp. Den första gate-elektroden 10 är elektriskt förbunden med det först gate-skiktet 3 Pïtyp. Den andra gate-elektroden 11 är elektriskt förbunden med det andra gate-skiktet 8 av Pfltyp. En drain-elektrod 12 är lokaliserad på en bakre utsida av sub- stratet och är elektriskt förbunden med substratet av 1 av Nïtyp. Det bör noteras att en mel- lanskiktad isoleringsfilm (ej visad på ritningarna) elektriskt isolerar source-elektroden 9, den första gate-elektroden 10 och den andra gate-elektroden 11 från varandra. Vidare kan en elektrisk potential hos den första gate-elektroden 10 och den hos den andra gate-elektroden 11 regleras oberoende av varandra, Fastän vidare fig. 1 kan illustrera det fall som om den första gate-elektroden 10 vore anordnad på en sidoyta av det första gate-skiktet 3 av Pïtyp, är ett faktiskt arrangemang sådant att ett dike etc. är format för att genomtränga source- omrâdet 5 av N*-typ och omrâdet 4 av N'-typlP'-typ och nå det första gate-skiktet 3 av Pïtyp, och därigenom är den första gate-elektroden 10 elektriskt förbunden med det första gate- skiktet 3 av N'-typ.A trench 6 is formed in a semiconductor substrate where the above-described impurity layers 2-4 are formed over the substrate 1 of Nite type. Said trench 6 penetrates the source area 5 of Nïtype, the area 4 of Nltype / Pltype and the first gate layer 3 of Pïtype, and reaches the operating layer 2 of N 'type. A bottom surface of said trench 6 has an "Si" surface similar to the main surface and a side wall of said trench 6 has an "a" surface. P1 type layer 8. An impurity concentration of the N 'type layer 7 is present in a range of, for example, between 1 x 1015 cm * and 1 x 1016 cm ". the second gate layer 8 of Pïtyp is present in an area of, for example, between 1 x 1018 if * and 1 x 1019 if “A source electrode 9, a first gate electrode 10 and a second gate electrode 11 are located The source electrode 9 is electrically connected to the source region 5 of Nïtype.The first gate electrode 10 is electrically connected to the first gate layer 3 Pïtyp.The second gate electrode 11 is electrically connected to the the second gate layer 8 of P fl type A drain electrode 12 is located on a rear outside of the substrate and is electrically connected the one with the substrate of 1 of Nïtyp. It should be noted that an interlayer insulating film (not shown in the drawings) electrically insulates the source electrode 9, the first gate electrode 10 and the second gate electrode 11 from each other. Furthermore, an electric potential of the first gate electrode 10 and that of the second gate electrode 11 can be regulated independently of each other, although further fi g. 1 can illustrate the case as if the first gate electrode 10 were arranged on a side surface of the first gate layer 3 of Pïtype, an actual arrangement is such that a ditch etc. is formed to penetrate the source area 5 of N * type and the area 4 of N 'type P' type and reach the first gate layer 3 of P type, and thereby the first gate electrode 10 is electrically connected to the first gate layer 3 of N 'type.
Den JFET pà vilken förfarandet för framställning av en halvledaranordning enligt fö- religgande uppfinning tillämpas, har ovan beskrivna konfiguration. Som beskrivs nedan, for- mas i följd enligt framställningsförfarandet för den vertikala typen av JFET, kanal-skiktet 7 av Nltyp och det andra gate-skiktet 7 av Pïtyp med olika typer av ledningsförmàga i samma CVD-apparat 20, och därefter, i samma CVD-apparat 20, formas upprepat kanal-skikt 7 av N' -typ och andra gate-skikt 8 av Pïtyp för andra uppsättningar. Enligt framställningsförfarandet för föreliggande uppfinning är det vidare möjligt att begränsa en inverkan av orenheter av P- typ på kanal-skiktet 7 vid formningen av det andra gate-skiktet 8 av Pïtyp pà kanal-skiktet 7 av N'-typ, och följaktligen kan nämnda JFET av vertikal typ ha en önskad JFET-karakteristik.The JFET to which the method for manufacturing a semiconductor device according to the present invention is applied has the above-described configuration. As described below, in accordance with the manufacturing method for the vertical type of JFET, the Nltype channel layer 7 and the Pïtype second gate layer 7 are formed with different types of conductivity in the same CVD apparatus 20, and thereafter, in the same CVD apparatus 20, repeatedly forming N-type channel layer 7 and Pït type second gate layer 8 for other sets. According to the manufacturing method of the present invention, it is further possible to limit the influence of P-type impurities on the channel layer 7 in the formation of the second gate layer 8 of P-type on the channel layer 7 of N 'type, and consequently the Vertical type JFETs have the desired JFET characteristics.
Nedan beskrivs ett förfarande för tillverkning av en JFET av vertikal typ tillsammans med skäl varför ovan angivna fördelar kan åstadkommas.A method for manufacturing a vertical type JFET is described below together with the reasons why the above advantages can be achieved.
Fig. 2 är en schematisk tvärsnittsvy visande en CVD-apparat 20 för tillväxt av olika SiC-skikt hos en JFET av vertikal typ. CVD-apparaten 20 kan användas för formning av drift- skiktet 2 av N'-typ, det första gate-skiktet 3 av Pïtyp, området 4 av Nltyp/Pltyp och source- området 5 av Nïtyp. l föreliggande utföringsform används emellertid CVD-apparaten 20 för upprepad formning av kanal-skikten 7 av N'-typ och de andra gate-skikten 8 av Pïtyp för flerfaldiga uppsättningar. 10 15 20 25 30 533 083 CVD-apparaten 20 kan innefatta en sådan kall väggreaktor som är utrustad med ett vattenkylande eller ett luftkylande arrangemang vid en periferi hos en kvartsbehållare eller en rostfri behållare. Alternativt kan CVD-apparaten 20 innefatta en sådan hetväggsreaktor som har en behållare vars sidovägg är belagd med grafit och som uppnår höga temperaturer mel- lan 1500 och 1700 grader C till följd av induktionsupphettning, vilka höga temperaturer mat- char ett SiC-substrat. Eftersom en inverkan av de kvarvarande orenheterna kan bli ett myck- et allvarligare problem i hetväggsreaktorn än i kallväggsreaktorn när orenhetsskikten av olika ledningsförmåga växer, används hetväggsreaktorn här såsom ett exempel.Fig. 2 is a schematic cross-sectional view showing a CVD apparatus 20 for growing various SiC layers of a vertical type JFET. The CVD apparatus 20 can be used to form the operating layer 2 of N 'type, the first gate layer 3 of Pïtype, the region 4 of Nltype / Pltype and the source region 5 of Nïtype. In the present embodiment, however, the CVD apparatus 20 is used for repeatedly forming the N 'type channel layers 7 and the other Pït type gate layers 8 for random sets. The CVD apparatus 20 may comprise such a cold wall reactor equipped with a water-cooling or an air-cooling arrangement at a periphery of a quartz container or a stainless steel container. Alternatively, the CVD apparatus 20 may comprise such a hot wall reactor having a container whose side wall is coated with burr and which reaches high temperatures between 1500 and 1700 degrees C due to induction heating, which high temperatures feed a SiC substrate. Since an impact of the remaining impurities can become a much more serious problem in the hot wall reactor than in the cold wall reactor as the impurity layers of different conductivity grow, the hot wall reactor is used here as an example.
Som visas i fig. 2, innefattar CVD-apparaten 20 en kolbehàllare 21, vilken tjänstgör som en inre behållare. en induktionsspole 22 som omger kolbehållaren 21 och en susceptor 23 lokaliserad vid insidan av kolbehållaren 21. Ett substrat för epitaxial tillväxt kan vara pla- cerat på en yta av susceptorn 23. Temperaturinställning kan vara möjlig genom användning av induktionsspolen 22, så att en temperatur kan vara obetydligt högre än temperaturerna (t.ex. mellan 1500 grader C och 1600 grader C) i ett fall där substratet är placerat på ytan av susceptom 23 och Si-ytan är tillväxtyta. En SiC-beläggning för tillförsel av råmaterial för till- växt är anordnad på en innervägg av kolbehållaren 21 för att hindra att en tillväxtatmosfär blir kolrik.As shown in Fig. 2, the CVD apparatus 20 includes a carbon container 21, which serves as an inner container. an induction coil 22 surrounding the carbon container 21 and a susceptor 23 located at the inside of the carbon container 21. A substrate for epitaxial growth may be placed on a surface of the susceptor 23. Temperature adjustment may be possible by using the induction coil 22, so that a temperature can be slightly higher than the temperatures (eg between 1500 degrees C and 1600 degrees C) in a case where the substrate is placed on the surface of the susceptor 23 and the Si surface is the growth surface. A SiC coating for supplying raw materials for growth is provided on an inner wall of the carbon container 21 to prevent a growth atmosphere from becoming carbon rich.
Kolbehàllaren 21 innefattar vidare ett introduktionsrör 25 (ej visat). introduktionsröret kan innefatta en råmaterialgas som silan och propan etc. samt en transportgas (carrier gas) såsom H2 (väte) eller He (helium). Råmaterialgasen tjänstgör som en föregångare (precur- sor) av ett SiC-råmaterial. Dessutom kan introduktionsröret 25 införa ett dopningsmedel för orenhet av N-typ, såsom N (kväve) och ett dopningsmedel för orenhet av P-typ såsom TMA.The carbon container 21 further comprises an introduction tube 25 (not shown). the introduction tube may comprise a raw material gas such as silane and propane etc. as well as a transport gas (carrier gas) such as H2 (hydrogen) or He (helium). The raw material gas serves as a precursor of a SiC raw material. In addition, the introduction tube 25 may introduce an N-type impurity dopant such as N (nitrogen) and a P-type impurity dopant such as TMA.
Vidare kan introduktionsröret 25 införa en etsande gas (t.ex. HCl) i syfte att undanröja en in- verkan av kvarvarande orenheter. Kolbehåliaren 21 innefattar vidare en tryckinställningsen- het (ej visad), såsom en vakuumenhet. Tryckinställningsenheten kan inställa trycket i kolbe- hållaren i ett område mellan 100 hPa och 500 hPa.Furthermore, the introduction tube 25 can introduce an etching gas (eg HCl) in order to eliminate an effect of residual impurities. The carbon container 21 further includes a pressure setting unit (not shown), such as a vacuum unit. The pressure setting unit can set the pressure in the carbon container in a range between 100 hPa and 500 hPa.
Drift-skiktet 2 av N'-typ, det första gate-skiktet 3 av Pïtyp, området 4 av N'-typ/P'- typ och source-området 5 av N'-typ formas över substratet 1 av Nïtyp genom epitaxial till- växt. Därefter fomias diket 6 i halvledarsubstratet genom en fotolitografisk etsningsprocess och halvledarsubstratet placeras i CVD-apparatens 20 susceptor 23. Kanal-skiktet 7 av N'- typ och det andra gate-skiktet 8 av Pïtyp formas genom införing av gasen tjänstgörande som föregångare för SiC-råmaterialet, transportgasen och dopningsmedlet för orenheter av Nltyp eller Pïtyp. 10 15 20 25 30 533 D83 10 Vid formningen av kanal-skiktet 7 av N'-typ inställs en temperatur till 1600 grader C eller mer, t.ex. 1650 grader C genom inställning av induktionsspolen 22 i syfte att förbättra en migreringseffekt, och ett atmosfärstryck inställs till 200 hPa genom användning av en inställ- ningsenhet för atmosfärstryck. Därefter införs Ng-gasen tjänstgörande som dopningsmedel för orenheterna av N-typ tillsammans med transportgasen och gasen tjänstgörande som fö- regångare för SiC-râmaterialet. Därigenom formas kanal-skiktet 7 av N'-typ till en tjocklek mellan 0,1 um och 0.5 um. Vid ovannämnda förlopp inställs C/Si-förhàllandet till 0,7 och flö- deshastigheten hos Ng inställs på basis av karakteristika visade i fig. 3 i enlighet med en önskad orenhetskoncentration hos kanal-skiktet 7 av Nltyp.The operating layer 2 of N 'type, the first gate layer 3 of Pï type, the region 4 of N' type / P 'type and the source region 5 of N' type are formed over the substrate 1 of N type by epitaxial to - plant. Thereafter, the ditch 6 in the semiconductor substrate is formed by a photolithographic etching process and the semiconductor substrate is placed in the susceptor 23 of the CVD apparatus 20. The N 'type channel layer 7 and the second Pït type gate layer 8 are formed by introducing the gas serving as a precursor to SiC the raw material, the transport gas and the dopant for Nltyp or Pïtyp impurities. 10 15 20 25 30 533 D83 10 When forming the channel layer 7 of the N 'type, a temperature is set to 1600 degrees C or more, e.g. 1650 degrees C by adjusting the induction coil 22 in order to improve a migration effect, and an atmospheric pressure is set to 200 hPa by using an atmospheric pressure setting unit. Thereafter, the Ng gas serving as a dopant for the N-type impurities is introduced together with the transport gas and the gas serving as a precursor to the SiC feedstock. Thereby, the N 'type channel layer 7 is formed to a thickness between 0.1 μm and 0.5 μm. In the above process, the C / Si ratio is set to 0.7 and the flow rate of Ng is set on the basis of characteristics shown in fi g. 3 in accordance with a desired impurity concentration of the Nltype channel layer 7.
Fig. 3 visar en orenhetskoncentration som en funktion av en flödeshastighet (sccm) hos NZ, varvid orenhetskoncentrationen realiseras när ett skikt av N-typ tillväxer på 4H-SiC Si-ytan och en “a“-yta med en från-vinkel av 8 grader.Fig. 3 shows an impurity concentration as a function of a flow rate (sccm) of NZ, the impurity concentration being realized when an N-type layer grows on the 4H-SiC Si surface and an "a" surface with an off-angle of 8 degrees.
Hos den vertikala JFET-typen enligt föreliggande utföringsform tillväxer en del av kanal-skiktet 7 av Nltyp på en sidoyta av diket 6, dvs. tillväxer på "a"-ytan och kan tiänstgöra som en kanal. Flödeshastigheten hos NZ är inställd så att den del av kanal-skiktet 7 av N'- typ, vilken del är formad på sidoytan av diket 6, har en orenhetskoncentration mellan 1 x 1015 cm"°' och 1 x 1015 cm'3.In the vertical JFET type according to the present embodiment, a part of the channel layer 7 of Nlt type grows on a side surface of the ditch 6, i.e. grows on the "a" surface and can serve as a channel. The flow rate of NZ is set so that the part of the channel layer 7 of the N 'type, which part is formed on the side surface of the trench 6, has an impurity concentration between 1 x 1015 cm -1 and 1 x 1015 cm -1.
Som visas i fig. 3 är en orenhetskoncentration hos det skikt av N-typ som tillväxer på ”a"-ytan 1,5 gånger så stor som den hos skiktet av N-typ som tillväxer pâ SiC-ytan. I den ver- tikala typen av JFET enligt föreliggande utföringsform föredras mätning av den del av kanal- skiktet 7 av N'-typ som tillväxer på sidoytan av diket 6. Det är emellertid svårt att noggrant mäta en orenhetskoncentration av den del som tillväxer på sidoytan av diket 6. För mätning av delen av kanal-skiktet 7 av N-typ, uppskattas sålunda en orenhetskoncentration av den del av kanal-skiktet 7 av Nïtyp som tjänstgör som en kanal, så att en orenhetskoncentration av en del av kanal-skiktet 7 av N'-typ formad på den bottenyta som är SiC-ytan uppmäts, varvid därefter den uppmätta orenhetskoncentrationen multipliceras med en faktor 1,5.As shown in Fig. 3, an impurity concentration of the N-type layer growing on the "a" surface is 1.5 times that of the N-type layer growing on the SiC surface. type of JFET according to the present embodiment, measurement of the part of the N 'type channel layer 7 growing on the side surface of the ditch 6 is preferred. However, it is difficult to accurately measure an impurity concentration of the part growing on the side surface of the ditch 6. For measuring the part of the N-type channel layer 7, an impurity concentration of the part of the N-type channel layer 7 serving as a channel is thus estimated, so that an impurity concentration of a part of the N-type channel layer 7 is estimated. formed on the bottom surface which is the SiC surface is measured, whereby the measured impurity concentration is then multiplied by a factor of 1.5.
Därefter formas det andra gate-skiktet 8 av Pïtyp. I förfarandet ovan kan genomfö- ras en process för avlägsnande av kvarvarande NZ, varvid det kvarvarande Nz innefattar res- ter av formningen av kanal-skiktet 7 av Nïtyp. Eftersom orenhetskoncentrationen av kanal- skiktet 7 av N'-typ är tillräckligt mindre än (approximativt 1/10 av) orenhetskoncentrationen hos det andra gate-skiktet 8 av Pïtyp, även om kvarvarande Ng vore införlivat i det andra gate-skiktet 8 av Pïtyp, skulle inte uppstå något problem med stor ändring i carrier- koncentrationen hos det andra gate-skiktet 8 av Pïtyp eller ett problem med inversion av det andra gate-skiktet 8 av Pïtyp i ett skikt av N-typ. Utan att genomföra processen med att av- 10 15 20 25 30 533 H33 11 lägsna det kvarvarande NZ är det sålunda möjligt att genomföra en process för formning av det andra gate-skiktet 8 av Pïtyp.Thereafter, the second gate layer 8 is formed of Pïtyp. In the above method a process for removing the remaining NZ can be carried out, the remaining Nz comprising residues of the formation of the channel layer 7 of the Nï type. Since the impurity concentration of the N 'type channel layer 7 is sufficiently less than (approximately 1/10 of) the impurity concentration of the second gate layer 8 of Pïtype, even if the remaining Ng were incorporated in the second gate layer 8 of Pïtype, there would be no problem with large change in the carrier concentration of the second gate layer 8 of Pïtyp or a problem with inversion of the second gate layer 8 of Pïtyp in an N-type layer. Thus, without carrying out the process of removing the remaining NZ 11, it is possible to carry out a process for forming the second gate layer 8 of Pïtype.
Vid formningen av det andra gate-skiktet 8 av Pïtyp inställs närmare bestämt även induktionsspolen 22 genom inställning av en temperatur till1600 grader C etter mer i syfte att förbättra en migrationseffekt i filmformningen. Vidare inställs ett atmosfärstryck till 500 hPa genom användning av inställningsenheten för atmosfärstryck. Därefter införs en TMA-gas tjänstgörande som ett dopningsmedel för orenheter av P-typ tillsammans med en transport- gas och en gas tjänstgörande som en föregångare för SiC-råmaterial. l förfarandet enligt ovan inställs ett C/Si-förhållande till 1,0 och en flödeshastighet hos TMA inställs till 100 sccm.More specifically, in the formation of the second gate layer 8 of Pïtyp, the induction coil 22 is also set by setting a temperature to 1600 degrees C after more in order to improve a migration effect in the film formation. Furthermore, an atmospheric pressure is set to 500 hPa by using the atmospheric pressure setting unit. Subsequently, a TMA gas serving as a dopant for P-type impurities is introduced together with a transport gas and a gas serving as a precursor for SiC raw materials. In the procedure of the above, a C / Si ratio is set to 1.0 and a flow rate of the TMA is set to 100 sccm.
Därigenom inbäddas kanal-skiktet 7 av N'-typ och det andra gate-skiktet 8 av Pïtyp i diket 6, som visas i fig. 4, vilken illustrerar ett tvärsnitt efter formningen av det andra gate-skiktet 8 av Pïtyp.Thereby, the channel layer 7 of N 'type and the second gate layer 8 of Pï type are embedded in the trench 6, which is shown in fi g. 4, which illustrates a cross section after the formation of the second gate layer 8 of Pïtype.
Därefter extraheras halvledarsubstratet från CVD-apparaten 20. En del av kanal- skiktet 7 av N'-typ och en del av det andra gate-skiktet 8 av Pïtyp, delar vilka formas vid ut- sidan av diket 6, avlägsnas och tillplattas genom CMP (Chemical Mechanical Polishing), så att en yta av source-omrâdet 5 av Nïtyp exponeras. Därefter, genom användning av ett känt förfarande, formas en isolerande mellanskiktsfilm, en source-elektrod 8, en första gate- elektrod 10 och en andra gate-elektrod 11, samt även en drain-elektrod 12. Genom ovan be- skrivna processer kan tillverkas den vertikala typen av JFET som visas i fig. 1.Thereafter, the semiconductor substrate is extracted from the CVD apparatus 20. A part of the channel layer 7 of the N 'type and a part of the second gate layer 8 of the Pï type, parts which are formed at the outside of the ditch 6, are removed and flattened by CMP. (Chemical Mechanical Polishing), so that a surface of the source area 5 of Nïtyp is exposed. Then, by using a known method, an insulating intermediate layer mlm, a source electrode 8, a first gate electrode 10 and a second gate electrode 11, as well as a drain electrode 12 are formed. By processes described above, the vertical type of JFET shown in Fig. 1.
Efter det att det andra gate-skiktet 8 av P"-typ är format och halvledarsubstratet är extraherat från CVD-apparaten 20, transporteras halvledarsubstratet för nästa uppsättning till CVD-apparaten 20, och en process för formning av kanal-skiktet 7 av N'-typ och det andra gate-skiktet 8 av Pïtyp genomförs på samma sätt som använts i föregående uppsättning.After the second P "type gate layer 8 is formed and the semiconductor substrate is extracted from the CVD apparatus 20, the semiconductor substrate for the next set is transported to the CVD apparatus 20, and a process for forming the channel layer 7 of N ' type and the second gate layer 8 of Pïtyp is performed in the same manner as used in the previous set.
Om i ovan angivna processer, processen överförs till processen för formning av ka- nal-skiktet 7 av N'-typ och det andra gate-skiktet 8 av Pïtyp för nästa uppsättning utan ge- nomförande av någon process efter forrnningen av det andra gate-skiktet 8 av Pïtyp för den föregående uppsättningen, kan orenheterna av P-typ vilka kvarstår efter formningen av det andra gate-skiktet 8 av Pïtyp med en hög orenhetskoncentration av P-typ införlivas i kanal- skiktet 7 av N'-typ med en làg orenhetskoncentration av N-typ. l ett sådant fall blir det svårt att tillhandahålla en önskad JFET-karakteristik. Mot bakgrund av denna svårighet genomförs nedan beskrivna processer för avlägsnande av kvarvarande orenheter.If in the above processes, the process is transferred to the process of forming the channel layer 7 of N 'type and the second gate layer 8 of Pïtype for the next set without carrying out any process after the formation of the second gate layer 8 of Pïtype for the previous set, the P-type impurities which remain after the formation of the second gate layer 8 of Pïtype with a high P-type impurity concentration can be incorporated into the N '-type channel layer 7 with a low N-type impurity concentration. In such a case, it becomes difficult to provide a desired JFET characteristic. In view of this difficulty, the processes described below for removing residual impurities are carried out.
Som en första process för avlägsnande av kvarvarande orenheter genomförs en etsningsprocess och en bakningsprocess. Etsningsprocessen används för avlägsnande av en yta av SiC-beläggningen 24 på kort tid, varvid SiC-beläggningen 24 lokaliseras på inner- 10 15 20 25 30 35 533 083 12 väggen av den i CVD-apparaten 20 anordnade kolbehållaren 21. Etsningsprocessen innefat- tar en upphettningsprocess för ökning av en temperatur till en epitaxial tillväxttemperatur för SiC eller mer under införande av en etsningsgas såsom HCl etc. och en transportgas såsom He etc. Bakningsprocessen innefattar en upphettningsprocess för ökning av en temperatur till en epitaxial tillväxttemperatur för SiC eller mer utan avstängning av införandet av en oren- hetsgas och en gas tjänstgörande som en föregångare för ett SiC-råmaterial såsom silan och TMA.As a first process for removing residual impurities, an etching process and a baking process are performed. The etching process is used to remove a surface of the SiC coating 24 in a short time, the SiC coating 24 being located on the inner wall of the carbon container 21 arranged in the CVD apparatus 20. The etching process comprises a heating process for increasing a temperature to an epitaxial growth temperature of SiC or more while introducing an etching gas such as HCl etc. and a transport gas such as He etc. The baking process comprises a heating process for increasing a temperature to an epitaxial growth temperature of SiC or more without shutdown of the introduction of an impurity gas and a gas serving as a precursor to a SiC feedstock such as silane and TMA.
Närmare bestämt, som visas genom profiler för etsningsprocessen och baknings- processen i fig. 5, ökas före etsningsprocessen en temperatur i CVD-apparaten 20 upp tili ett värde, t.ex. upp till 1650 grader C, i ett område mellan 1600 grader C och 1700 grader C i en inert gasatmosfär såsom Ar-atmosfär och liknande. Därefter etsas SiC-beläggningen 24 un- der en kort tid av 5 minuter eller mindre, närmare bestämt 1 - 5 minuter, genom införing av en etsande HCl-gas tillsammans med en gas av H2, He eller liknande.More specifically, as shown by profiles for the etching process and the baking process in Fig. 5, before the etching process, a temperature in the CVD apparatus 20 is increased up to a value, e.g. up to 1650 degrees C, in a range between 1600 degrees C and 1700 degrees C in an inert gas atmosphere such as Ar atmosphere and the like. Thereafter, the SiC coating is etched 24 for a short time of 5 minutes or less, more precisely 1-5 minutes, by introducing an etching HCl gas together with a gas of H 2, He or the like.
Följande på ovan beskrivna processer genomförs bakningsprocessen i den inerta gasatmosfären, såsom en Ar-atmosfär under 30 minuter eller mindre vid samma temperatur. l bakningsprocessen avstängs införandet av gas tjänstgörande som föregångare för SiC- råmaterialet och dopningsgasen, varvid det är möjligt att hindra orenheterna för att införlivas i ytan av SiC-beläggningen 24. l ovan angivna första process för avlägsnande av resterande orenheter kan följaktligen etsningsprocessen huvudsakligen avlägsna de kvarvarande oren- heterna av P-typ som kvarstannar på ytan av SiC-beläggningen 24, varvid bakningsproces- sen kan avlägsna de kvarvarande orenheterna av P-typ som kvarstannar i atmosfären i be- hållaren 21.Following the processes described above, the baking process is carried out in the inert gas atmosphere, such as an Ar atmosphere for 30 minutes or less at the same temperature. In the baking process, the introduction of gas serving as a precursor to the SiC raw material and the doping gas is shut off, whereby it is possible to prevent the impurities from being incorporated into the surface of the SiC coating 24. In the above-mentioned first process for removing residual impurities, the etching process can the remaining P-type impurities remaining on the surface of the SiC coating 24, the baking process being able to remove the remaining P-type impurities remaining in the atmosphere in the container 21.
Såsom den andra processen för avlägsnande av kvarvarande orenheter installeras en dummy-wafer i susceptorn 23 för att skydda susceptorn 23 och ett orenhetsskikt depone- ras på ytan av SiC-beläggningen 24 och en sida hos dummy-wafern, medan orenhetsskiktet är dopat med orenheter uppvisande samma typ av ledningsförmåga som ett orenhetsskikt som är planerat att därefter deponeras. Exempelvis genomförs deponeringen av orenhets- skiktet i den andra processen för avlägsnande av kvarvarande orenheter under 30 minuter eller mindre vid en tillväxthastighet mellan 5 um/h och 10 um/h, företrädesvis mellan Sum/h och 7 umíh, vilket är snabbare än en typisk tillväxthastighet för ett orenhetsskikt. Depone- ringen av orenhetsskiktet genomförs så, att en tjocklek blir approximativt mellan 2 um och 3 um och så att en orenhetskoncentration blir liknande den för kanal-skiktet 7 av N-typ. Det bör noteras att ovan angivna deponeringsprocess skiljer sig från så kallad dummy-deposition, ef- tersom orenheter dopas. När orenhetsskiktat dopat med orenheter av N-typ formas på ovan angivna deponeringssätt, kan kvarvarande orenheter av P-typ kompensera vid ett inledande 10 15 20 25 30 533 083 13 tillväxtskede för orenhetsskiktet dopat med orenheter av N-typ, varefter en införlivad mängd av orenheter av P-typ gradvis minskar och varvid det slutligen uppstår en sådan situation där ytan av SiC-beläggningen tillsluts vid orenhetsskiktet av N-typ som inte är påverkat av oren- heterna av P-typ. l ovan angivna process för avlägsnande av andra kvarvarande orenheter kan oren- heterna av N-typ införas med en konstant koncentration. Alternativt kan en introduktions- mängd av orenheter av N-typ vara stor vid det inledande skedet av deponering av orenhets- skiktet i syfte att eliminera en inverkan av orenheter av P-typ vilka ska införlivas vid det inle- dande skedet av deponeringen, varefter mängden av införande av orenheter av N-typ kan gradvis minskas. Fastän en deponeringstid för orenhetsskiktet är godtycklig, och fastän hög kristallinitet och förkortning av deponeringstiden ej erfordras, kan vidare en deponeringstid av 30 minuter eller mindre vara föredragen när i beräkningen tas med en ökning av risken för gitterdefekt (iattice defect) till följd av alltför stor tjocklek, eftersom en tillväxthastighet är in- ställd snabbare än en typisk epitaxial tillväxthastighet.As the second process for removing residual impurities, a dummy wafer is installed in the susceptor 23 to protect the susceptor 23 and an impurity layer is deposited on the surface of the SiC coating 24 and one side of the dummy wafer, while the impurity layer is doped with impurities having the same type of conductivity as an impurity layer that is planned to be subsequently deposited. For example, the deposition of the impurity layer is carried out in the second process to remove residual impurities for 30 minutes or less at a growth rate between 5 μm / h and 10 μm / h, preferably between Sum / h and 7 μmh, which is faster than a typical growth rate of an impurity layer. The deposition of the impurity layer is carried out so that a thickness becomes approximately between 2 μm and 3 μm and so that an impurity concentration becomes similar to that of the N-type channel layer 7. It should be noted that the above-mentioned deposition process differs from the so-called dummy deposition, since impurities are doped. When impurity layer doped with N-type impurities is formed in the above deposition method, residual P-type impurities can compensate at an initial growth stage for the impurity layer doped with N-type impurities, after which an incorporated amount of P-type impurities gradually decrease and finally such a situation arises where the surface of the SiC coating is closed at the N-type impurity layer which is not affected by the P-type impurities. In the above process for removing other residual impurities, the N-type impurities can be introduced at a constant concentration. Alternatively, an introductory amount of N-type impurities may be large at the initial stage of deposition of the impurity layer in order to eliminate an effect of P-type impurities which are to be incorporated at the initial stage of the deposition, after which the amount of the introduction of N-type impurities can be gradually reduced. Furthermore, although a deposition time for the impurity layer is arbitrary, and although high crystallinity and shortening of the deposition time are not required, a deposition time of 30 minutes or less may be preferred when taking into account an increase in the risk of lattice defect due to excessive thickness, because a growth rate is set faster than a typical epitaxial growth rate.
Vid genomförande av ovan angivna process för avlägsnande av kvarvarande oren- heter blir det möjligt att avlägsna orenheterna av P-typ som kvarstår på ytan av SiC- beläggningen 24 och kvarstår i CVD-apparaten 20, eller det blir möjligt att begränsa orenhe- terna av P-typ till skiktet av N-typ. Följaktligen, även när dummy-wafern därefter avlägsnas, halvledar-wafern för nästa uppsättning transporteras in, och kanal-skiktet 7 av N'-typ tillväxer pà samma sätt som föregående uppsättning, blir det möjligt att tillåta kanal-skiktet 7 av N'-typ att tillväxa medan en inverkan av orenheter av P-typ undertrycks, vilka används vid form- ningen av ett andra gate-skikt 8 av Pïtyp i föregående uppsättning.By carrying out the above process for removing residual impurities, it becomes possible to remove the P-type impurities remaining on the surface of the SiC coating 24 and remaining in the CVD apparatus 20, or it becomes possible to limit the impurities of P-type to the layer of N-type. Consequently, even when the dummy wafer is subsequently removed, the semiconductor wafer for the next set is transported in, and the N 'type channel layer 7 grows in the same manner as the previous set, it becomes possible to allow the channel layer 7 of the N' type. type to grow while suppressing the influence of P-type impurities, which are used in the formation of a second gate layer 8 of Pïtyp in the previous set.
Speciellt, eftersom orenhetsskiktet av N-typ formas för att tillsluta ytan av SiC- beläggningen 24 hos kolbehållaren 21, och eftersom en termisk diffusionslängd är kort i SiC och en extern diffusion sällan uppträder, även om orenheterna av P-typ kvarstannar i SiC- beläggningen 24, finns det mycket liten möjlighet att orenheter av P-typ kvarvarande i SiC- beläggningen 24 införlivas i kanal-skiktet 7 av N'-typ. Eftersom vidare orenhetsskiktet som tillsluter SiC-beläggningen 24 formas för att vara N-typ och med en orenhetkoncentration jämförbar med den för kanal-skiktet 7 av Nltyp, tillförs orenheterna av N-typ från orenhets- skiktet av N-typ när kanal-skiktet 7 av Nltyp formas. Därför är det möjligt att eliminera en in- verkan av de kvarvarande orenheterna hos en orenhetskoncentration i kanal-skiktet 7 av N'- WP- Eftersom vidare ovan angivna process för avlägsnande av första kvarvarande oren- heter innefattar etsningsprocessen av hög temperatur och kort period och bakningsproces- 10 15 20 25 30 533 083 14 sen, blir det möjligt att förbättra produktionen eller genomloppstiden medan en livslängd hos behållaren hindras från att minskas. På liknande sätt är det även möjligt att förbättra produk- tionen i den andra processen för avlägsnande av kvarvarande orenheter, eftersom god kris- tallinitet inte alltid erfordras i det deponerade orenhetsskiktet av N-typ och eftersom tillväxt- hastigheten för det deponerade orenhetsskiktet är inställd högre jämfört med ett fall med normal epitaxial tillväxt.Especially since the N-type impurity layer is formed to seal the surface of the SiC coating 24 of the carbon container 21, and since a thermal diffusion length is short in SiC and an external diffusion rarely occurs, even if the P-type impurities remain in the SiC coating 24, there is very little possibility that P-type impurities remaining in the SiC coating 24 are incorporated in the N 'type channel layer 7. Furthermore, since the impurity layer adjoining the SiC coating 24 is formed to be N-type and having an impurity concentration comparable to that of the Nl-type channel layer 7, the N-type impurities are supplied from the N-type impurity layer when the channel layer 7 of Nltyp is formed. Therefore, it is possible to eliminate an effect of the remaining impurities of an impurity concentration in the channel layer 7 of N'-WP-. baking process, it becomes possible to improve the production or throughput time while preventing a life of the container from being reduced. Similarly, it is also possible to improve production in the second process for removing residual impurities, since good crystallinity is not always required in the deposited N-type impurity layer and since the growth rate of the deposited impurity layer is set higher. compared with a case of normal epitaxial growth.
(Andra utföringsformer) l ovan angivna utföringsformer genomförs de första och andra processerna för av- lägsnande av kvarvarande orenheter liksom processen för avlägsnande av orenheter. Alter- nativt kan genomföras åtminstone en av processerna för avlägsnande av de första och andra kvarvarande orenheterna. I sådant fall är det även möjligt att uppnå ovan beskrivna fördelar.(Other embodiments) In the above-mentioned embodiments, the first and second processes for removing residual impurities are carried out as well as the process for removing impurities. Alternatively, at least one of the processes for removing the first and second remaining impurities can be performed. In such a case, it is also possible to achieve the advantages described above.
Fastän genomförande av processerna för avlägsnande av både de första och andra kvarvarande orenheterna kan effektivt avlägsna de kvanrarande orenheterna, föredras att bestämma huruvida endast en eller båda av processerna för avlägsnande av de första och andra kvarvarande orenheterna ska genomföras, baserat pà ett samband för orenhetskon- centrationen mellan ett tidigare format orenhetsskikt och ett senare format orenhetsskikt.Although performing the processes for removing both the first and second residual impurities can effectively remove the residual impurities, it is preferable to determine whether only one or both of the processes for removing the first and second remaining impurities should be performed, based on a relationship of impurities. the concentration between a previously formed impurity layer and a later formed impurity layer.
Närmare bestämt, eftersom en större skillnad i orenhetskoncentration mellan de tidigare och senare formade orenhetsskikten leder till en större inverkan av de kvarvarande orenheterna om skillnaden är stor, kan det föredras att genomföra processerna för avlägsnande av både de första och andra kvarvarande orenheterna, och om den är liten kan det föredras att genomföra processen för avlägsnande av endast en av de första och andra kvarvarande orenheterna. l ovan angivna utföringsformer formas successivt kanal-skiktet 7 av N'-typ och det andra gate-skiktet 8 av Pïtyp, dvs. orenhetsskiktet av N-typ med en låg koncentration for- mas efter det att orenhetsskiktet av N-typ med en hög koncentration är formad. Föreliggande uppfinning är även tillämpbar vid ett fall där efter formning av ett orenhetsskikt av N-typ med hög koncentration formas ett orenhetsskikt av P-typ med en lägre koncentration. l ovan angivna utföringsformer beskrivs exempel av perioder för processerna för av- lägsnande av de första och andra kvarvarande orenheterna i ett fall där det andra gate- skiktet 8 av Pïtyp eller kanal-skiktet 7 av Nïtyp bríngas ha ovan beskrivna koncentrationer.More specifically, since a larger difference in impurity concentration between the earlier and later formed impurity layers leads to a greater impact of the remaining impurities if the difference is large, it may be preferable to carry out the processes for removing both the first and second remaining impurities, and if the is small, it may be preferable to carry out the process of removing only one of the first and second remaining impurities. In the above-mentioned embodiments, the channel layer 7 of N 'type and the second gate layer 8 of Pït type are successively formed, i.e. the low-concentration N-type impurity layer is formed after the high-concentration N-type impurity layer is formed. The present invention is also applicable to a case where after forming a high concentration N-type impurity layer, a lower concentration P-type impurity layer is formed. In the above embodiments, examples of periods for the processes for removing the first and second remaining impurities are described in a case where the second gate layer 8 of Pïtyp or the channel layer 7 of Nïtyp are brought to have the concentrations described above.
Perioderna för processerna för avlägsnande av de första och andra kvarvarande orenheterna kan även på lämpligt sätt inställas pà grundval av sambandet för orenhetskoncentration mel- 10 15 20 25 30 35 533 083 15 lan ett tidigare format orenhetsskikt och ett senare format orenhetsskikt. Närmare bestämt, eftersom en skillnad i orenhetskoncentration mellan ett tidigare format orenhetsskikt och ett senare format orenhetsskikt blir större, kan perioderna för processen för avlägsnande av de första andra kvarvarande orenheterna inställas till att vara längre.The periods of the processes for removing the first and second remaining impurities can also be suitably set on the basis of the relationship of impurity concentration between a previously formed impurity layer and a later formed impurity layer. More specifically, since a difference in impurity concentration between a previously formed impurity layer and a later formed impurity layer becomes larger, the periods of the process for removing the first two remaining impurities can be set to be longer.
Det bör noteras att fastän susceptorn 23 är täckt av dummy-wafern i processen för avlägsnande av de andra kvarvarande orenheterna, är det möjligt att hindra susceptorn 23 från att skadas genom att hàlla dummyn i en sådan process där ingenting ska typiskt place- ras på susceptorn 23.It should be noted that although the susceptor 23 is covered by the dummy wafer in the process of removing the other remaining impurities, it is possible to prevent the susceptor 23 from being damaged by holding the dummy in such a process where nothing is typically placed on the susceptor. 23.
Enligt en betraktelse av ovan beskrivna exernplifierade utföringsformer tillhandhàlls ett förfarande för tillverkning eller framställning av en halvledaranordning. Förfarandet inne- fattar de successiva stegen: beredning, anordnande eller tillhandahållande av en CVD- apparat innefattande en inre behàllare och en susceptor, varvid den inre behållaren har en inre väggyta pà vilken är anordnat ett tillväxtmaterial, varvid susceptorn är anordnad att upp- ta ett halvledarsubstrat; placering av halvledarsubstratet för en första uppsättning i CVD- apparaten; och successiv formning av ett första orenhetsskikt och ett andra orenhetsskikt för den första uppsättningen över halvledarsubstratet för den första uppsättningen genom an- vändning av CVD-apparaten; och placering av halvledarsubstratet för en andra uppsättning i CVD-apparaten; och successiv formning av det första orenhetsskiktet och det andra oren- hetsskiktet för den andra uppsättningen över halvledarsubstratet för den andra uppsättning- en genom användning av CVD-apparaten, varvid det första orenhetsskiktet för var och en av den första och andra uppsättningen har en första typ av ledningsförmäga och en första oren- hetskoncentration, varvid det andra orenhetsskiktet för var och en av den första och den andra uppsättningen har en andra typ av Iedningsförmåga och en andra orenhetskoncentra- tion. Förfarandet kännetecknas av att åtminstone en av en första process för avlägsnande av kvarvarande orenheter och en andra process för avlägsnande av kvarvarande orenheter genomförs som en process för avlägsnande av kvarvarande orenheter; varvid processen för avlägsnande av kvarvarande orenheter genomförs mellan formningen av det andra oren- hetsskiktet för den första uppsättningen och formningen av det första skiktet för den andra uppsättningen när den andra orenhetskoncentrationen är inställd högre än den första oren- hetskoncentrationen, och genomförs mellan forrnningen av det första skiktet för den första uppsättningen och formningen för det andra skiktet för den andra uppsättningen när den andra orenhetskoncentrationen är inställd lägre än den första orenhetskoncentrationen; var- vid den första processen för avlägsnande av kvarvarande orenheter innefattar en etsnings- process för etsning av en yta av beläggningen av tillväxtmaterial vid en första temperatur, varvid den första temperaturen är högre än tillväxttemperaturen för de första och andra oren- 10 15 20 25 30 533 083 16 hetsskikten, och en bakningsprocess för upphettning av en insida av CVD-apparaten vid en andra temperatur efter etsningsprocessen, varvid den andra temperaturen är högre än till- växttemperaturerna för de första och andra orenhetsskikten; och varvid den andra processen för avlägsnande av kvarvarande orenheter innefattar en deponeringsprocess för deponering av ett tredje orenhetsskikt pà ytan av beläggningen för tillväxtmaterial hos den inre behålla- ren vid en tillväxtshastighet som är större än de för de första och andra orenhetsskikten, var- vid det tredje orenhetsskiktet har antingen den första eller andra typen av ledningsförmåga, varvid typen av ledningsförmåga för det tredje orenhetsskiktet är inställd identisk med den första typen av ledningsförmågan när den andra orenhetskoncentrationen är inställd högre än den första orenhetskoncentrationen, varvid typen av ledningsförmåga hos det tredje orenhetsskiktet är inställd identisk med den andra typen av ledningsförmåga när den andra orenhetskoncentrationen är inställd lägre än den första orenhetskoncentrationen.According to a consideration of the above-described exemplary embodiments, a method of manufacturing or manufacturing a semiconductor device is provided. The method comprises the successive steps: preparing, arranging or providing a CVD apparatus comprising an inner container and a susceptor, the inner container having an inner wall surface on which a growth material is arranged, the susceptor being arranged to receive a semiconductor substrate; placement of the semiconductor substrate for a first set in the CVD apparatus; and successively forming a first impurity layer and a second impurity layer for the first set over the semiconductor substrate for the first set using the CVD apparatus; and positioning the semiconductor substrate for a second set in the CVD apparatus; and successively forming the first impurity layer and the second impurity layer of the second set over the semiconductor substrate of the second set using the CVD apparatus, the first impurity layer for each of the first and second sets having a first type of conductivity and a first impurity concentration, the second impurity layer for each of the first and second sets having a second type of conductivity and a second impurity concentration. The process is characterized in that at least one of a first process for removing residual impurities and a second process for removing residual impurities is carried out as a process for removing residual impurities; wherein the process of removing residual impurities is carried out between the formation of the second impurity layer for the first set and the formation of the first layer for the second set when the second impurity concentration is set higher than the first impurity concentration, and is carried out between the formation of the the first layer of the first set and the shaping of the second layer of the second set when the second impurity concentration is set lower than the first impurity concentration; wherein the first process for removing residual impurities comprises an etching process for etching a surface of the coating of growth material at a first temperature, the first temperature being higher than the growth temperature of the first and second impurities. The baking layers, and a baking process for heating an inside of the CVD apparatus at a second temperature after the etching process, the second temperature being higher than the growth temperatures of the first and second impurity layers; and wherein the second process for removing residual impurities comprises a deposition process for depositing a third impurity layer on the surface of the growth material coating of the inner container at a growth rate greater than that of the first and second impurity layers, wherein the third impurity layer has either the first or second type of conductivity, the type of conductivity of the third impurity layer being set identical to the first type of conductivity when the second impurity concentration is set higher than the first impurity concentration, the type of conductivity of the third impurity layer being set identical to the second type of conductivity when the second impurity concentration is set lower than the first impurity concentration.
Enligt ovan angivna förfarande. eftersom ovan beskrivna process för avlägsnande av kvarvarande orenheter genomförs, är det möjligt att avlägsna kvarvarande orenheter i ytan av beläggningen 24 av tillväxtmaterial och i CVD-apparaten 20, eller är det möjligt att begränsa orenheterna till det tredje orenhetsskiktet. När därför det andra orenhetsskiktet 8 formas eller halvledarsubstratet 1-5 för nästa uppsättning transporteras in i CVD-apparaten 20 efter processen för avlägsnande av de kvarvarande orenheterna, är det möjligt att tillåta tillväxt av orenhetsskikt, medan tillräckligt begränsas en inverkan av tidigare använda dop- ningsorenheter. I den successiva formningen av orenhetsskikten av olika typer av lednings- förmåga, är det möjligt att hindra dopningsorenheterna för det tidigare formade orenhetsski- tet från att bli införlivade i det senare formade orenhetsskiktet. l etsningsprocessen av den första processen för avlägsnande av kvarvarande oren- heter, kan exempelvis införas en HCI-gas och en transportgas i CVD-apparaten 20.According to the above procedure. since the above-described process for removing residual impurities is carried out, it is possible to remove residual impurities in the surface of the coating material 24 and in the CVD apparatus 20, or it is possible to limit the impurities to the third impurity layer. Therefore, when the second impurity layer 8 is formed or the semiconductor substrate 1-5 for the next set is transported into the CVD apparatus 20 after the process of removing the remaining impurities, it is possible to allow growth of impurity layers, while sufficiently limiting the effect of previously used dopants. units. In the successive formation of the impurity layers of different types of conductivity, it is possible to prevent the doping units of the previously formed impurity shit from being incorporated into the later formed impurity layer. In the etching process of the first process for removing residual impurities, for example, an HCl gas and a transport gas may be introduced into the CVD apparatus 20.
Vidare kan etsningsprocessen av den första processen för avlägsnande av kvarva- rande orenheter genomföras under 5 minuter eller mindre vid en temperatur mellan 1600 grader C och 1700 grader C. l enlighet med ovan beskrivna förfaranden är det möjligt att genomföra etsningsprocessen på en kort tid, och det blir följaktligen möjligt att förbättra pro- duktionen medan en livslängd hos en behållare hindras från att bli kortare.Furthermore, the etching process of the first process for removing residual impurities can be carried out for 5 minutes or less at a temperature between 1600 degrees C and 1700 degrees C. In accordance with the methods described above, it is possible to carry out the etching process in a short time, and consequently, it becomes possible to improve production while preventing a service life of a container from becoming shorter.
Vidare kan införandet av en tillväxtmaterialgas för det första och andra orenhetsskik- tet 7, 8 avstängas i bakningsprocessen av den första processen för avlägsnande av kvarva- rande orenheter.Furthermore, the introduction of a growth material gas for the first and second impurity layers 7, 8 can be shut off in the baking process by the first process for removing residual impurities.
Vidare kan bakningsprocessen för den första processen för avlägsnande av kvarva- rande orenheter genomföras under 30 minuter eller mindre vid en temperatur i ett område 10 15 20 25 30 533 B83 17 mellan 1600 grader C och 1700 grader C. Enligt ovan angivna förfaranden är det möjligt att genomföra bakningsprocessen på en kort tid och det blir följaktligen möjligt att förbättra pro- duktionen, medan en livslängd hos en behållare hindras från att bli kortare.Furthermore, the baking process for the first process for removing residual impurities can be carried out for 30 minutes or less at a temperature in a range between 1600 degrees C and 1700 degrees C. According to the above procedures, it is possible to carry out the baking process in a short time and it will consequently be possible to improve the production, while a service life of a container is prevented from becoming shorter.
Vidare kan det tredje orenhetsskiktet format i deponeringsprocessen av den andra processen för avlägsnande av kvarvarande orenheter ha en tredje orenhetskoncentration, vilken är inställd approximativt lika med den första orenhetskoncentrationen när den andra orenhetskoncentrationen är inställd högre än den första orenhetskoncentrationen, eller vilken är inställd approximativt lika med den andra orenhetskoncentrationen när den andra oren- hetskoncentratlonen är inställd lägre än den första orenhetskoncentrationen.Furthermore, the third impurity layer formed in the deposition process of the second process for removing residual impurities may have a third impurity concentration, which is set approximately equal to the first impurity concentration when the second impurity concentration is set higher than the first impurity concentration, or which is set approximately equal to the second impurity concentration when the second impurity concentrate ion is set lower than the first impurity concentration.
Följaktligen, eftersom det tredje orenhetssklktet är format för att ha samma oren- hetskoncentration som det första orenhetsskiktet 7 eller det andra orenhetsskiktet 8 som ska tillväxa i efterföljande process, tillförs orenheter från det tredje orenhetsskiktet i den efterföl- jande processen för formning av det första orenhetsskiktet 7 eller det andra orenhetsskiktet 8. Det är därför möjligt att eliminera en inverkan av kvarvarande orenheter på en orenhets- koncentration hos det första orenhetsskiktet 7 eller det andra orenhetsskiktet.Accordingly, since the third impurity layer is formed to have the same impurity concentration as the first impurity layer 7 or the second impurity layer 8 to be grown in the subsequent process, impurities from the third impurity layer are supplied in the subsequent process for forming the first impurity layer. 7 or the second impurity layer 8. It is therefore possible to eliminate an effect of residual impurities on an impurity concentration of the first impurity layer 7 or the second impurity layer.
Det tredje orenhetsskiktet kan alternativt formas så att den tredje orenhetskoncent- rationen är högre än ett förutbestämt värde vid ett inledande deponeringssteg för det tredje orenhetsskiktet, och därefter den tredje orenhetskoncentrationen hos det tredje orenhetsskik- tet gradvis minskas. Det förutbestämda värdet är inställt approximativt lika med den första orenhetskoncentrationen när den andra orenhetskoncentrationen är inställd högre än den första orenhetskoncentrationen eller det förutbestämda värdet är inställt approximativt lika med den andra orenhetskoncentrationen när den andra orenhetskoncentrationen år inställd lägre än den första orenhetskoncentrationen.Alternatively, the third impurity layer may be formed so that the third impurity concentration is higher than a predetermined value at an initial deposition step of the third impurity layer, and then the third impurity concentration of the third impurity layer is gradually reduced. The predetermined value is set approximately equal to the first impurity concentration when the second impurity concentration is set higher than the first impurity concentration or the predetermined value is set approximately equal to the second impurity concentration when the second impurity concentration is set lower than the first impurity concentration.
Följaktligen, eftersom vid det inledande deponeringssteget för det andra orenhets- skiktet den tredje orenhetskoncentrationen är inställd högre än den för det första orenhets- skiktet 7 eller det andra orenhetsskiktet 8 som ska tillväxa i den efterföljande processen, är det möjligt att snabbt eliminera en möjlig inverkan av de kvarvarande orenheterna. Eftersom vidare den tredje orenhetskoncentrationen därefter minskar gradvis. är det möjligt att tillhan- dahålla motsvarande fördel som vid ovan beskrivna förfarande.Consequently, since in the initial deposition step of the second impurity layer, the third impurity concentration is set higher than that of the first impurity layer 7 or the second impurity layer 8 to grow in the subsequent process, it is possible to quickly eliminate a possible effect. of the remaining impurities. Furthermore, since the third impurity concentration thereafter gradually decreases. it is possible to provide the corresponding advantage as in the procedure described above.
Vidare kan i deponeringsprocessen av den andra processen för avlägsnande av kvarvarande orenheter tillväxthastigheten hos det tredje orenhetsskiktet vara iområdet mel- lan 5 pmls och 10 um/s. Denna tillväxthastighet hindrar en tid för deponeringen av det tredje orenhetsskiktet från att förlängas. Exempelvis kan tiden för deponering av det tredje oren- hetsskiktet vara inställd till 30 minuter eller mindre. 533 083 18 Fastän uppfinningen har beskrivits ovan med hänvisning till olika utföringsformer därav, underförstås att uppfinningen inte är begränsad till ovan beskrivna utföringsforrner och konstruktioner. Uppfinningen är avsedd att täcka olika modifikationer och ekvivalenta arran- gemang. Medan olika kombinationer och konfigurationer beskrivna ovan är tänkta att vara in- förlivade med uppfinningen, är även andra kombinationer och konfigurationer innefattande mer, mindre eller endast ett enda element tänkbara att finnas inom omfattningen av utfö- ringsformer.Furthermore, in the deposition process of the second process for removing residual impurities, the growth rate of the third impurity layer may be in the range between 5 μml and 10 μm / s. This growth rate prevents a time for the deposition of the third impurity layer from extending. For example, the time for depositing the third impurity layer may be set to 30 minutes or less. Although the invention has been described above with reference to various embodiments thereof, it is to be understood that the invention is not limited to the embodiments and constructions described above. The invention is intended to cover various modifications and equivalent arrangements. While various combinations and configurations described above are intended to be incorporated into the invention, other combinations and configurations comprising more, less or only a single element are also conceivable to exist within the scope of embodiments.
Claims (12)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008125683A JP2009277757A (en) | 2008-05-13 | 2008-05-13 | Method of manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| SE0900641L SE0900641L (en) | 2009-11-14 |
| SE533083C2 true SE533083C2 (en) | 2010-06-22 |
Family
ID=41416046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SE0900641A SE533083C2 (en) | 2008-05-13 | 2009-05-12 | Process for manufacturing semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2009277757A (en) |
| SE (1) | SE533083C2 (en) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102057078B (en) * | 2008-06-04 | 2015-04-01 | 陶氏康宁公司 | Method of reducing memory effects in semiconductor epitaxy |
| JP5698043B2 (en) * | 2010-08-04 | 2015-04-08 | 株式会社ニューフレアテクノロジー | Semiconductor manufacturing equipment |
| JP2013201190A (en) | 2012-03-23 | 2013-10-03 | Toshiba Corp | Junction field-effect transistor and method of manufacturing the same |
| JP6541257B2 (en) * | 2015-06-22 | 2019-07-10 | 昭和電工株式会社 | Method of cleaning a silicon carbide film deposition apparatus |
| JP6547444B2 (en) * | 2015-06-24 | 2019-07-24 | 株式会社デンソー | Epitaxial growth method of silicon carbide semiconductor |
| JP2017165615A (en) * | 2016-03-16 | 2017-09-21 | 住友電気工業株式会社 | Apparatus for epitaxial growth of silicon carbide |
| JP6786939B2 (en) * | 2016-08-05 | 2020-11-18 | 富士電機株式会社 | Silicon Carbide Semiconductor Substrate and Method for Manufacturing Silicon Carbide Semiconductor Substrate |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258325A (en) * | 1988-08-24 | 1990-02-27 | Matsushita Electric Ind Co Ltd | Apparatus for vapor growth of semiconductor thin film |
| JP3070309B2 (en) * | 1992-12-07 | 2000-07-31 | 富士電機株式会社 | Manufacturing method of thin film solar cell |
| JP3624963B2 (en) * | 1995-01-27 | 2005-03-02 | 川崎マイクロエレクトロニクス株式会社 | Cleaning method for film forming apparatus |
| JP2802747B2 (en) * | 1996-02-23 | 1998-09-24 | 株式会社半導体エネルギー研究所 | Plasma processing method |
| JP3603598B2 (en) * | 1997-08-04 | 2004-12-22 | 住友化学株式会社 | Method for manufacturing group 3-5 compound semiconductor |
| JP4487655B2 (en) * | 2004-04-14 | 2010-06-23 | 株式会社デンソー | Manufacturing method of semiconductor device |
| ITMI20041677A1 (en) * | 2004-08-30 | 2004-11-30 | E T C Epitaxial Technology Ct | CLEANING PROCESS AND OPERATIONAL PROCESS FOR A CVD REACTOR. |
-
2008
- 2008-05-13 JP JP2008125683A patent/JP2009277757A/en active Pending
-
2009
- 2009-05-12 SE SE0900641A patent/SE533083C2/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009277757A (en) | 2009-11-26 |
| SE0900641L (en) | 2009-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101430217B1 (en) | Epitaxial silicon carbide single-crystal substrate and method for producing the same | |
| US8569106B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
| JP5458509B2 (en) | Silicon carbide semiconductor substrate | |
| EP3547350B1 (en) | Method for reducing impact of basal plane dislocation on silicon carbide epitaxial layer | |
| JP5637086B2 (en) | Epitaxial wafer and semiconductor device | |
| SE533083C2 (en) | Process for manufacturing semiconductor device | |
| JP4858325B2 (en) | SiC epitaxial film forming apparatus and method of manufacturing SiC semiconductor device using this epitaxial film forming apparatus | |
| US20080318359A1 (en) | Method of manufacturing silicon carbide semiconductor substrate | |
| CN110731002B (en) | Nitride semiconductor laminate, semiconductor device, method for producing nitride semiconductor laminate, method for producing nitride semiconductor self-supporting substrate, and method for producing semiconductor device | |
| US20170275779A1 (en) | Silicon carbide epitaxial substrate and method for manufacturing silicon carbide semiconductor device | |
| US10711372B2 (en) | Silicon carbide epitaxial wafer manufacturing method, silicon carbide semiconductor device manufacturing method and silicon carbide epitaxial wafer manufacturing apparatus | |
| US8518809B2 (en) | Manufacturing method of silicon carbide single crystal | |
| JP6245416B1 (en) | Method for manufacturing silicon carbide epitaxial wafer and method for manufacturing silicon carbide semiconductor device | |
| US11094539B2 (en) | Method for manufacturing nitride semiconductor substrate and nitride semiconductor substrate | |
| KR20140055338A (en) | Epitaxial wafer and method for fabricating the same | |
| JP6758491B2 (en) | SiC epitaxial wafer and its manufacturing method | |
| JP2008004726A (en) | Semiconductor device and manufacturing method therefor | |
| JP2012164790A (en) | Silicon carbide semiconductor device and method of manufacturing the same | |
| CN112522781B (en) | Buffer layer on silicon carbide substrate and method of forming the same | |
| CN113793802A (en) | Wafer back sealing structure and manufacturing method | |
| KR20090017074A (en) | Method for deposition epitaxial silicon layer | |
| CN105002563B (en) | The method of silicon carbide epitaxial layers region doping | |
| KR20140055337A (en) | Epitaxial wafer and method for fabricating the same | |
| KR20140055336A (en) | Epitaxial wafer and method for fabricating the same | |
| JP7143769B2 (en) | Method for manufacturing silicon carbide semiconductor substrate and method for manufacturing silicon carbide semiconductor device |