SE461561B - Datatransmissionssystem foer att oeverfoera information fraan en foersta slutanvaendaranordning till en andra slutanvaendaranordning - Google Patents

Description

461 10 15 20 25 30 35 HO 2 561 seriellt digitalt data, vilket har ett förutbestämt format.

Varje kanalelement har också ett antal parallella ingångs- terminaler och ett antal parallella utgångsterminaler anpas- sade att mottaga resp. översända parallellt digitalt data.

De parallella utgångsterminalerna hos var och en av kanal- elementen är operativt anslutna till de-parallella ingångs- intilliggande kanalelement, vilket Var- terminalerna hos närmast därigenom ansluter kanalelementen i en ringkonfiguration. je kanalelement mottager seriellt digitalt data från ett antal tillhörande slutanvändaranordningar och överför seriellt digi- talt data till närmast intilliggande kanalelement till dess att parallellt digitalt data har genomlöpt hela ringen, vid vilken tid på nytt mottaget seriellt digitalt data vid varje kanalelement införs på ringen. Parallellt digitalt data som överförs runt ringen undersöks av varje kanalelement för att utvinna det parallella digitala data som bestämts att vara adresserat till kanalelementet.

I enlighet härmed är ett ändamål hos föreliggande upp- finning att tillhandahålla ett transmissionssystem för att överföra information mellan anordningar.

Ett annat ändamål hos föreliggande uppfinning är att tillhandahålla ett transmissionssystem för att överföra in- formation mellan anordningar anslutna till en transmissions- bärare.

Ytterligare ett ändamål hos föreliggande uppfinning är att tillhandahålla ett transmissionssystem för att överföra in- formation mellan anordningar anslutna till en transmissonsbä- rare; i vilket transmissionsbäraren har formen av en parallell ring.

Dessa och andra ändamål hos föreliggande uppfinning kommer att framgå i samband med följande beskrivning och bifo- gade ritningar, i vilka samma hänvisningsbeteckningar visar samma delar och där ritningarna bildar del av föreliggande an- sökan.

Kortfattad beskrivning av ritningarna Figur 1 visar ett blockschema över funktionen hos en föredragen utföringsform av transmissionssystemet enligt före- liggande uppfinning; Figur 2 visar formatet hos den överförda informationen i en föredragen utföringsform av föreliggande uppfinning via 10 15 20 25 30 35 NO 3 461 561 en länk mellan en koncentrator och en central via; Figur 3 visar ett blockschema över funktionen hos ett kanalelement i den föredragna utföringsformen av föreliggande uppfinning; Fig. U visar ett tidsdiagram över data vilket överförs runt en slinga hos föreliggande uppfinning; Fig. 5 visar ett logiskt blockschema över funktionen hos en via i den föredragna utföringsformen av föreliggande uppfinning; Fig. 6 visar ett logiskt blockschema över minnesele- menten hos kanalelementet i den föredragna utföringsformen av föreliggande uppfinning; Fig. 7 visar ett logiskt blockschema över läslogiken hos minneselementen i den föredragna utföringsformen av före- liggande uppfinning; och fig. 8 visar ett tidsdiagram över läslogiken hos minnes- elementen enligt fig. 7.

Detaljerad beskrivning Fig. 1 visar i ett blockschema funktionen hos den före- dragna utföringsformen av transmissionssystemet enligt förelig- gande uppfinning. En central via 10 innehåller ett antal kanal- element 20, 20', 20", anslutna i en ringkonfiguration via en slinga 26. (ANMÄRKNING: det finns en skillnad mellan en ring och en slinga. Skillnaden mellan en slinga och en ring är att en slinga allmänt använder en centraliserad styrning (med en station som uppträder som en primär frågestation och de andra som sekundära stationer), medan en ring använder distribuerad styrning (där alla stationer är jämställda och delar styrningen).

På en slinga kommunicerar i allmänhet de sekundära stationerna ej med varandra: trafik utbytes endast mellan de primära och de sekundära stationerna. På en ring, kan vilken station som helst kommunicera direkt med vilken som helst annan station. Fastän termen ring och slinga användes om vartannat i det följande, kommer det att framgå att föreliggande uppfinning arbetar som en ring.) Varje kanalelement(CHÄN ELEM) 20 har sin utgång an- sluten till ingången hos nästa kanalelement 20' i slingan: så- ledes är utgången hos kanalelementet nummer l 20 ansluten till ingången hos kanalelementet nummer 2 20', ..., varvid utgången hos kanalelementet nummer 80 (ej visat) är ansluten till in- gången hos kanalelementet nummer 81 20", och slutligen är ut- U 461 561 10 15 20 25 30 35 40 gången hos kanalelementet nummer 81 20" ansluten till ingång- en hos kanalelementet nummer l 20. Styrelementet (CONTROL) 22 alstrar klocksignalerna (CLK) och tidsignalerna, innefattande CLK8l vilket bildar synkroniseringssignalen SYNC. Varje kanal- element 20 bildar gränssnitt med en motsvarande koncentrator 30 (eller ibland här hänvisad till som formatbildaren). Sålun- da bildar kanalelementet nummer l 20 gränssnitt mot koncentra- torn (CONC) nummer l 30, kanalelement nummer 2 20' bildar gränssnitt med koncentratorn nummer 2 30', ..., och kanal- elementet nummer 81 bildar gränssnitt mot koncentratorn num- mer 81 30". Gränssnittet mellan resp. kanalelement 20 och koncentratorer 30 finns via en motsvarande länk 32, 32', 32".

Den centrala vian 10 bildar gränssnitt med varje länk 32, 32', 32" via motsvarande port 2H, 2U', Zü". Varje port Zü hos den centrala vian lO har också ett portnummer vilket svarar mot numret hos kanalelementet. Sålunda bildar kanalelementet num- mer l gränssnitt med port l, kanalelementet nummer 2 bildar gränssnitt med port 2, ..., och kanalelementet nummer 81 bil- dar gränssnitt med port 8l. Varje koncentrator 30 bildar gränssnitt med ett antal av slutanvändaranordningar (eller förenklat anordningar) såsom telefoner, terminaler, proces- sorer, datorer, (ej visat) .... Varje koncentrator 30 bildar formatet hos data mottaget från den slutanvändaranordning som är ansluten till denna till ett förutbestämt format för trans- mission till dess resp. kanalelement 20, och orsakar vidare att data mottaget från kanalelementet 20 överförs till en särskild avsedd slutanvändaranordning. CLK8l är ansluten till varje koncentrator 30 för att tillåta koncentratorn 30 att synkronisera det data som överförs till dess motsvarande kanal- element 20. Koncentratorerna 30 tillfogar en bestämmelse- adress till de paket som kommer från källor vilka inte har förmåga att bifoga bestämmelseadressen. Koncentratorerna 30 kan anta ett flertal former beroende på vilka dataanordningar som är anslutna till koncentratorn, varvid en form utgör en mikroprocessor. Koncentratorer är allmänt kända inom tekniken och kommer inte att närmare diskuteras eftersom detta ej bil- dar någon del av föreliggande uppfinning och inte är nödvän- digt för att förstå föreliggande uppfinning.

Med hänvisning till fig. 2, visas formaten hos den information som utsänds via länkarna 32 till och från kon- centratorerna 30. Två format utnyttjas av den föredragna 10 15 20 25 30 35 40 5 461 561 utföringsformen enligt föreliggande uppfinning, där mat l visas i fig. 2A och format 2 visas i fig. 2B. Varje format kan tänkas bestå av ett 81 bitars ord. Bit O är den multiplexa databiten vilken definierar formatet. Om bit O är en l definieras ett format l ord. Om bit 0 är 0 definieras format 2. Format 1 ordet uppdelas i tre fält om vardera 27 bitar, fält O (eller data 0) innehålles i bitarna 0 - 26, fält 1 (eller data 1) innehålles i bitarna 27 - 53, och fält 2 (eller data 2) innehålles i bitarna 54 - 80. Då l uppträder i bit O vilket definierar format 1 och adressdelen innehåller en giltig adress, innehålles data i åtminstone fält 0. Data kan eller kan inte uppträda i fält l och 2. Sålunda, för for- mat 1 data, utnyttjas bitarna 27 och 54 för att definiera om data uppträder i resp. fält. En etta i bit 27 kommer att indi- kera om data uppträder i fält 1, och en etta i bit 54 kommer att indikera att data uppträder i fält 2. För fält O, indi- kerar bitarna l-l6 bestämmelseadressen för data innehållet i bitarna 17-26. Likaledes, för fält 1, indikerar bitarna 28-43 bestämmelseadressen för data innehållet i bitarna 44-53 och för fält 2, indikerar bitarna 55-70 bestämmelseadressen för data innehållet i bitarna 71-80. För ord i format 2, in- dikerar bitarna 1-16 en bestämmelseadress för data innehållet i bitarna 17-80. För båda formaten 1 och 2, uppdelas adress- delen i en portadressdel (bitarna 1-7) och en anordnings- adressdel (bitarna 8-16), varvid portadressen utnyttjas av den centrala vian 10 för att orsaka att data överföres till den rätta porten 24 och att anordningsadressen smnlmnyujas av koncentratorn }O Sänder data till den adreSS6Tade an- ordningen. Eftersom ett format 1 eller format 2 ord utsändes via länken 32 var 81:sta klockperiod i det föredragna utföran- det av föreliggande uppfinning, kan det finnas tidpunkter då inget data uppträder. Inget data indikeras genom ett NOLL- tecken vilket, i den föredragna utföringsformen hos förelig- gande uppfinning utgör en förutbestämd ogiltig portadress.

Med hänvisning till fig. 3, visas i ett blockschema funktionen hos kanalelementet 20 i den föredragna utförings- formen av föreliggande uppfinning. Kanalelementet 20 omfattar ett viaelement 200 och ett minneselement 202. Viaelementet 200 i den föredragna utföringsformen av föreliggande uppfinning omfattar tre viachip (eller mer förenklat vior) RCO 201, RC1 201' och RC2 201". Varje via 201 är kopplad för att mottaga for- '+01 10 15 20 25 30 35 H0 1301 ingångsdata från den föregående kanalutrustningen 20 från de resp. 27 dataförbindelserna 26', 26", 26'" vilka delvis omfattar slingan 26. Viaelementet 200 mottager också seriellt data från koncentratorn 30. I det föredragna utförandet av föreliggande uppfinning skiftas seriellt data intill viachipen 201 så att efter 81 klockperioder, kommer de första 27Iñxarna i dataordet att tillhöra RCO 201, nästa 27 bitar hos dataordet _ kommer att tillhöra RCl 201', och de sista 27 bitarna hos data- ordet kommer att tillhöra RC2 201". Eftersom varje fält i data- ordet med format 1 är 27 bitar, kommer varje viachip 201 att lagra ett enda datafält.

Vid slutet av 81 klockperioder, utväljer viachipet 201 data som tillhör viachipet 201 och som just mottagits från kon- centratorn 30 och placerar detta data på slingan 26. Sålunda överförs 81 bitar seriellt data som just mottagits över slingan 26 i parallell som ett datablock. Data skiftas i parallell till nästa kanalelement 20 varje klockperiod. Vid slutet av 81 klockperioder, kommer data att ha matats i slinga tillbaks till viachipet 201 vilket ursprungligen matade data till slingan, vid vilken tidpunkt, nytt data tillföres slingan av viachipet 201. Under skift av data runt slingan 26, avkodar viachipet201 portadressdelen (bitarna 1-7) hos bestämmelseadressdelen (bitarna 1-16) hos dataordet. Om portadressen indikerar en adress för detta kanalelement 20, överförs data till minnes- elementet 202. Minneselementet 202 hos den föredragna utfö- ringsformen av föreliggande uppfinning omfattar tre FIFO-minnen, minnet 0 203 minnet 1 203' och minnet 2 203". Minnet 0 203 är funktionsmässigt kopplat till de 27 utgående dataförbindelser- na 26' hos viachipet 201, minnet 1 203' är funktionsmässigt kopplat till de 27 utgående dataförbindelserna 26" hos RCl 20l', och minnet 2 203" är funktionsmässigt kopplat till de 27 utgå- ende dataförbindelserna 26'" hos RC2 201". Utgången hos min- net O 203, minnet 1 203', och minnet 2 203" är kopplat till en multiplexor (MUX) 204 vilken läser data sekventiellt från varje minne. Utgången hos MUX 20ü är kopplad till en parallell/seriell omvandlare 205 vilken överför data (seriellt data ut) till kon- centratorn 30. Även om den föredragna utföringsformen visar 81 kanal- element 20, och dataordets format omfattar tre datafält, och viachipet 201 är uppdelat att hantera 27 bitar och bildar gräns- w 10 15 20 25 30 35 40 7 461 561 snitt med en motsvarande minnesenhet, kommer fackmannen att inse att andra kombinationer kan implementeras utan att av- vika från uppfinningens idê och omfång.

Datatransmissionen runt slingan 26 beskrives närmare i detalj nedan i samband med fig. U. Med hänvisning till fig.ü, visas klocksignalen CLK jämte taktsignalerna CLKl, CLK2 och CLK8l. Taktsignalen CLKl definierar den första tidsperioden eller starten av en komplett transmissionscykel, varvid den kompletta transmissionscykeln omfattar 81 klockperioder. Un- der den första klockperioden, införs data som mottagits från koncentratorn nummer l av kanalelementet nummer l till slingan 26 via vialementet 200 hörande till kanalelementet nummer 1.

Likaledes kommer data som mottagits från koncentratorn nummer 2 av kanalelementet nummer 2 att införas till slingan 26 via viaelementet 200 hörande till kanalelementet nummer 2 och så vidare. Sålunda införs data mottaget via kanalelementet från dess resp. koncentrator till slingan via viaelamnmet som hör till resp. kanalelement. Under varje klockperiod, överförs data som innehålles i varje kanalelement till nästa kanalele- ment, dvs. det kanalelement som är anslutet till utgångarna hos kanalelementet i slingkonfigurationen. Därför mottager kanalelementet nummer l data från koncentratorn 81 under klock- perioden 2, kanalelementet nummer 2 mottager data från kon- centratorn nummer l, ... och slutligen mottager kanalele- mentet 81 data från koncentratorn 80. Likaledes mottager kanal- elementet nummer l data från koncentratorn 80 under klockpe- rioden 3 vilket var data som innehölls i kanalelementet num- mer 81 under klockperioden 2. Såsom inses från figur H, översänds data från koncentratorn nummer l till varje kanal- element i slingan under varje resp. klockperiod till dess att slutligen data från koncentratorn l har nått kanalelementet nummer 1 under klockperioden 81. Likaledes har data från var- je koncentrator genomlöpt slingan i de 81 klockperioderna vil- ket bildar en komplett transmissionscykel. Under nästa klock- period upprepas transmissionscykeln av sig själv med data mot- taget av varje viaelement 200 införd på slingan under klock- perioden 1. Under de 81 klockperioderna som data genomlöper slingan, upplagras nästa data från koncentratorn i resp. via- element 200, vilken upplagringsprocess kommer att närmare be- skrivas i detalj nedan. 461 561 10 15 20 25 30 35 H0 Med hänvisning till fig. 5 visas ett logikblockschema över funktionen hos viachipet 201 i den föredragna utförings- formen av föreliggande uppfinning. DATA IN-terminalen svarar för de 27 inkommande dataförbindelserna (26', 26", eller 26'") slingan 26. Det data som överförs runt slingan 26 kvarhål- les i en slinglåskrets 301 under en klockperiod. Såsom beskri- ves ovan, mottager en SERIELL DATA IN-terminal data från till- hörande koncentrator 30 varvid seriellt data har det format som beskrivits ovan. Seriellt data skíftas fl1till en seriell/ /parallell (S/P) omvandlare 302 vilken i det föredragna utfö- randet är ett 27 bitars brett register. En SERIELL DATA UT- -terminal hos S/P omvandlaren 302 i RC2 201" är ansluten till nästa viachip RCl 201' och likaledes är SERIELL DATA UT hos nästa viachip 201' ansluten till ytterligare ett annat viachip RCO 201, så att därigenom en seriell till parallellomvandling uppnås av 81 bitars bredd vilket är tillräckligt att hantera ett dataord i transmissionssystemet enligt föreliggande uppfin- ning. Såsom beskrives ovan, i det föredragna utförandet av fö- religgande uppfinning, implementeras viaelementet 200 medelst tre viachip 201, varvid varje viachip 201 hos viaelementet 200 hanterar 27 av de 81 bitar långa dataordet. Efter 81 klockpe- rioder, innehåller seriell-parallellomvandlaren 302 i varje viachip 201 de korrekta 27 bitarna i ett dataord och överförs i parallell till en ingångs-låskrets 303. Utgången hos lås- kretsen 303 och utgången av slinglåskretsen 301 är anslutna till en UTGÃNGS MUX 304. Utgången hos UTGÅNGS MUX 304, DATA UT i (i = 0 för RCO 201, i = 1 för RCl 201', och i = 2 för RC2 20l") är data från slinglåskretsen 301. Emellertid omkopplas UTGANGS MUX 304 vid slutet av den 81:sta klockperioden såsom beskrives ovan för att utvälja data från låskretsen 303, vil- ken därigenom inmatar data mottaget från tillhörande koncen- trator 30 och transmission av mottaget data runt slingan 26 påbörjas.

Varje viaelement 200 har ett ID nummer vilket hör till kanalelementet 20. Således har kanalelementet nummer l ett ID = l, kanalelementet nummer 2 har ett ID = 2, ..., och kanalelementet nummer 81 har ett ID = 81. Detta ID svarar också mot portnumret.

Varje viachip 201 hos ett viaelement 200 har samma fasta ID. Sålunda har RCO, RCl, och RC2 för viaelementet 200 hörande hos 10 15 20 25 30 35 40 9 461 561 till kanalelementet nummer 1 ett ID = 1, ..., och RCO, RCl och RC2 för viaelementet 200 hörande till kanalelementet num- mer 81 har ett ID = 81. ID tillförs en första ingång hos en första komparator 305 och den första ingången hos en andra komparator 306. Den andra ingången hos den första kompara- torn 305 är funktionsmässigt ansluten till utgången hos in- gångslåskretsen 303. Den andra ingången hos den andra kompa- ratorn 306 är funktionsmässigt ansluten till utgången hos slinglåskretsen 301. Under klockperioderna 2 - 81, kommer ut- gången hos den andra komparatorn 306 att avge en styrsignal för inskrivning då portadressdelen hos dataordet i slinglås- kretsen 301 är lika med ID. Under klockperioden l kommer ut- gången hos den första komparatorn 305 att avge en styrsignal för inskrivning då portadressdelen hos dataordet i ingångslås- kretsen 303 är lika med ID. Detta tillåter att data som just inskrivits i ingångslåskretsen 303 från tillhörande S/P-omvand- laren 302 och koncentratorn 30 att utväljas då data adresseras till den porten. Utgången hos den första komparatorn 305 och utgången hos den andra komparatorn 306 ansluts till DATA MUX 307, vilken utväljer utgången hos komparatorerna i enlighet med klockperioden vilket därigenom tillförsäkrar att styrsig- nalen för inskrivning alstras på rätt sätt. Utsignalen från data MUX 307 är MINNES inskrivningssignalen (WRi). Detta data inskrives sedan i minneselementet 202 för efterförljande trans- mission till koncentratorn 30.

Utvinning av data från slingan 26 skall nu beskrivas i samband med figur 6. Viaelementet 200 hos det föredragna ut- förandet visas omfatta de tre viachipen RCO 201, RCl 201' och RC2 201", och såsom har beskrivits ovan utgör utgångarna hos viachipen DATAO, DATAl, resp. DATA2. Varje víachip 201 avger också en styrsignal för inskrivning WRO, WRI och WR2. DATAO omfattar bitarna 0 - 26 i dataordet, DATA1 omfattar bitarna 27 - 53 hos dataordet och DATA2 omfattar bitarna 54 - 80 i dataordet. DATAO överförs på de första 27 dataförbindelserna 26' i slingan 26,DATAl överförs på de andra 27 dataförbindel- serna 26" hos slingan 26, och DATA2 överförs över de tredje 27 dataförbindelserna 26'" hos slingan 26. DATAO kopplas till minnet 0 203, DATAl kopplas till minnet l 203", och DATA2 kopp- las till minnet 2 203". RAM 402 hos det föredragna utförandet hos föreliggande uppfinning kan omfatta ett integrerat krets- chip "Monolithic Memories 67NOl". lO 461 561 10 15 20 25 30 35 HO Varje minnesenhet 203 innehåller en MUX H01 och ett 27 bitars RAM H02. "ett"-ingången hos MUXO H01 är kopplad till DATAO, "ett"-ingången hos MUXI H01' är kopplad till DATAI och "ett"-ingången hos MUX2 H01" är kopplad till DATA2. "Noll"- -ingången hos MUX H01 utgör ett nolltecken vilket är omkopp- lingsbart till portadressdelen i adressfältet. Således är för MUXO H01 nolltecknet omkopplingsbart till bitarna 1-7 för MUXl H0l', nolltecknet är omkopplingsbart till bitarna 28-3H, och för MUX2 H01" är nolltecknet omkopplingsbart till bitarna 55-61. "Ett"-ingången hos MUX H01 utväljes då styringången C utgör logisk 1. Utgângen hos varje MUX H01 är kopplad till da- taingången D hos resp. RAM H02. Emellertid inläses inget data i RAM H02 om ej en skrivkontrollsignal är närvarande vid skriv- terminalen WRT hos RAM H02.

Skrívkontrollsignalen för RAM H02 alstras av den återstå- ende logiken i minnet 203 visad i figur 6. Ett nolltecken i det föredragna utförandet hos föreliggande uppfinning är en ogiltig adress, dvs. bit 1 och bit 2 hos ett 7 bitars fält är en logisk 1 vilket betecknar en portadress lika med 96. Efter- som komparatorerna 305, 306 hos varje viachip 201 inhiberar alstringen av motsvarande skrivkontrollsignal för ogiltiga adresser, utförs ingen kontroll av bitarna 1 och 2 av logiken i minnet 203 i det föredragna utförandet av föreliggande upp- finning. För ett dataord med format 2, är bit 0 en logisk 0 vilken är kopplad till en inverterande ingång hos grinden H05.

Om portadressdelen hos datafältet i viaelementet 200 är lika med ID, alstrar RCO 201 skrivadressignalen WRO vilket helt upp- fyller OCH-grinden H05. Utgången hos OCH-grinden H05 är kopplad till ELLER-grinden H06 och till ELLER-grinden H07 i minnet 0 203, till ELLER-grinden H10 och till ELLER-grinden Hll hos minnet l 203', och till ELLER-grinden H20 och till ELLER-grinden H21 hos minnet 2 203". Som resultat av att utgången hos OCH-grinden H05 är en logisk l, utväljer varje MUX H01 resp. dataingång och WRT-ingången hos varje RAM H02 aktiveras, vilket därigenom skriver in hela det 81 bitars dataord som då uppträder över slingan 26 in i minneselementet 202.

Då ett dataord med format 1 uppträder över slingan 26, är bit 0 logisk 1, och OCH-grinden kommer att delvis aktiveras och grinden H01 kommer att deaktiveras, (Bit 0 kopplas till OCH- -grinden H09, till OCH-grinden H12 och till OCH-grinden H22). 10 15 20 25 }O 35 HO ll 461 561 Om DATAO har kanalelementets portadress (fältet 0 i ett for- matord l har kanalelementets portadress), kommer WHO att va- ra logisk l och OCH-grinden 409 kommer att helt aktiveras, vilket därigenom orsakar att MUXO 401 utväljer DATAO och vi- dare orsakar att en inskrivningssignal uppträder vid RAMO N02.

Inskrivningssignalen kommer även att uppträda vid RAMl H02' och RAM2 H02". Emellertid, om bit 27 inte är logisk l och skrivsignalen WRl inte uppträder (dvs. ej logisk l), kommer OCH-grinden H12 ej att aktiveras, vilken orsakar att ett noll- tecken inskrives i RAMI UO2'. På liknande sätt kommer OCH- -grinden H22.att orsaka att nolltecknet inskrives i RAM2 H02" om adressdelen hos fält 2 (eller DATA2) inte är lika med kanal- elementets nummer och den uppträdande databiten, bit 54 är ej en logisk l. _ Om, för ett dataord med format 1, fält O har giltigt data men ej innehåller kanalelementets portadressnummer, kommer WRO att vara logisk O och utgången hos OCH-grinden 409 kommer att vara logisk O. Således kommer MUXO att utvälja nolltecknet.

Ingen inskrivning i RAMO H02 kommer att inträffa om ej inskriv- ning till övriga RAM-enheten pågår. Vidare, om fältet l inne- håller giltigt data (bit 27 är logisk l) och även innehåller kanalelementets portadress, så kommer WRl att vara logisk l, vilket aktiverar OCH-grinden H12. Detta orsakar att minnet l utväljer data 1. Eftersom OCH-grindens H12 utgång är kopplad till ELLER-grinden 411, ELLER-grinden N21 och till ELLER-grin- den N07, kommer en inskrivningsoperation att inträffa för RAMO, RAMl och RAM2. Emellertid kommer endast RAMl N02' att utvinna det data (DATAl) från dataförbindelserna 26" som inskrives i RAMl üO2'. RAMO och RAM2 kommer att skriva in nolltecknet.

På liknande sätt , för ett dataord i format l, och om fält 2 innehåller giltigt data och även innehåller en port- adress hos kanalelementet, kommer DATA2 att inskrivas i RAM2 och ett nolltecken kommer att skrivas in i RAMO och RAMl.

Emellertid, om kanalelementets portadress är innehållet i fler än ett fält, kommer dessa fält att alstra motsvarande WRi och data kommer att skrivas in i resp. RAM-enheter.

Figur 7 visar ett logiskt blockschema över läslogiken hos minneselementen 203 i den föredragna utföringsformen av före- liggande uppfinning. Figur 8 visar ett tidsdiagram över läs- logiken hos minneselementen 205. 12 461 561 Även om det enligt ovan visats vad som är att anse som den föredragna utföringsformen hos uppfinningen, kan fast- ställas att många förändringar och modifikationer kan göras hos denna utan att avvika från den väsentliga idén eller om- 5 fånget hos uppfinningen. Avsikten är därför i de bifogade patentkraven att täcka alla sådana förändringar och modifika- tioner vilka faller inom uppfinningens skyddsområde.

Claims (3)

10 20 25 30 35 13 .IT-b O\ ...L U1 C\ ..§ Patentkrav

1. Datatransmissionssystem för att överföra information från en första slutanvändaranordning till en andra slutanvändaranordning, k ä n n e t e c k n a t av att det innefattar: a) ett antal kanalelement (20, 20', 20"), där varje kanalelement har en ingàngs- och utgangsterminal anpassad att mottaga respektive överföra digitala seriedata med ett förutbestämt format, varvid ingàngs- och utgàngsterminalerna hos varje kanalelement är driftmässigt kopplade till åtminstone en slutanvändaranordning, och där varje _ kanalelement vidare har ett antal parallella ingàngsterminaler och ett antal parallella utgángsterminaler anpassade att mottaga respektive överföra digitala parallelldata; och' b) ett antal parallella dataförbindelser (26', 26", 26"'> där var och en av nämnda parallella dataförbindelser funktionsmässigt ansluter de parallella utgàngsterminalerna hos ett av nämnda kanalelement till de parallella ingàngsterminalerna hos ett närmast intilliggande kanalelement, för att därigenom ansluta kanalelementen i en ringkonfiguration (26), vilken bildar en ring för att bringa digitala seriedata, som mottagits av varje kanalelement från den motsvarande slutanvändaranordningen att överföras parallellt runt ringen, varvid varje kanalelement bringar via de parallella ingàngsterminalerna mottagna data att utmatas i serieform på utgangsterminalen, när det är bestämt att data innehåller en mot kanalelementet svarande adress.

2. Datatransmissionssystem enligt patentkrav 1, i vilket nämnda kanalelement omfattar: a) viaorgan (201, 201', 201“), vilka är funktionsmässigt anslutna till nämnda parallella ingàngsterminaler och funktionsmässigt anslutna till nämnda parallella utgàngsterminaler, och vidare funktionsmässigt anslutna till nämnda ingàngsterminal för att koppla ett nytt block av digitala seriedata till nämnda parallella utgangsterminalsr vid en förutbestämd tidpunkt, och för övrigt ansluta digitala parallelldata mottagna pà nämnda parallella ingàngsterminaler till nämnda parallella utgàngsterminaler, och vidare undersöka digitala parallelldata som mottagits över Gl 10 15 20 25 30 35 w' 461 561 nämnda parallella ingàngsterminaler för att generera en styrsignal när digitala parallelldata är adresserade till kanalelementet; b) minnesorgan (203, 203', 203"), vilka funktionsmässigt är anslutna till nämnda parallella utgangsterminaler för att lagra digitala parallelldata pa nämnda parallella utgàngskanaler såsom svar pà den av nämnda viaorgan genererade styrsignalen; och c) omvandlarorgan (204, 205), funktionsmässigt anslutna till nämnda minnesorgan och funktionsmässigt anslutna till nämnda utgàngsterminal för att omvandla digitala parallelldata lagrade i nämnda minnesorgan till digitala seriedata, vilka har nämnda förutbestämda format, varvid nämnda digitala seriedata ansluts till nämnda utgàngsterminal..

3. Datatransmissionssystem enligt patentkrav 2, i vilket nämnda viaorgan omfattar: a) inkommande omvandlarorgan (302), funktionsmässigt anslutet till nämnda ingangsterminal, för att omvandla nämnda digitala seriedata till digitala parallelldata; b) registerorgan (301), funktionsmässigt anslutna till nämnda parallella ingangsterminaler, för att mottaga nämnda digitala parallelldata fran det kanalelement, vilket funktionsmässigt är anslutet till nämnda parallella ingangsterminaler; c) komparatororgan (305, 306), funktionsmässigt anslutna till nämnda inkommande omvandlarorgan och till nämnda registerorgan, för att bestämma när nämnda digitala parallelldata är adresserade till kanalelementet; och d) väljarorgan (304, 307), funktionsmässigt anslutna till nämnda inkommande omvandlarorgan och till nämnda registerorgan, och vidare funktionsmässigt anslutna till nämnda parallella utgàngsterminaler för att ansluta nämnda digitala parallelldata från nämnda inkommande omvandlarorgan till nämnda parallella utgangsterminaler som svar pa en synksignal, och att för övrigt ansluta nämnda digitala parallelldata från nämnda registerorgan till nämnda parallella utgángsterminaler. fx