CN115512738A - 双沿采样电路及用于其的数据采样方法、装置及系统 - Google Patents

Abstract

本申请涉及非易失存储器技术领域，公开一种双沿采样电路，包括解码电路，该解码电路包括：第一解码移位寄存器，被配置为使用外部时钟的上升沿对双向数据输出装置的外部数据进行采样，以获得上升沿数据；第二解码移位寄存器，被配置为使用外部时钟的下降沿对双向数据输出装置的外部数据进行采样，以获得下降沿数据；拼位运算器，被配置为使用拼位运算将上升沿数据和下降沿数据拼成两位，得到两个时钟沿的数据；地址寄存器，被配置为使用外部时钟完成两个时钟沿的数据的地址拼接。双沿采样电路采用双沿采样的方式进行数据通信，能够有效提高数据传输速率。本申请还公开一种用于双沿采样电路的数据采样方法、装置及系统。

Description

双沿采样电路及用于其的数据采样方法、装置及系统

技术领域

本申请涉及非易失存储器技术领域，例如涉及一种双沿采样电路及用于其的数据采样方法、装置及系统。

背景技术

传统的非易失存储芯片多采用单边沿触发的串行通信协议，它使用一组数据信号线、一个时钟信号线和一个片选信号线来进行主从设备之间的数据传输。其中，数据信号线用于写入/读取数据，时钟信号线用于驱动存储芯片的内部时序逻辑电路，片选信号线用于选中或取消选中存储芯片。时钟信号一般为固定频率的方波，在进行数据传输时，数据信号线会在时钟信号的上升沿或下降沿跳变，达到传输数据的目的。

在实现本公开实施例的过程中，发现相关技术中至少存在如下问题：非易失存储芯片采用单边沿触发的串行通信协议进行数据通信，数据传输速率较慢。

发明内容

为了对披露的实施例的一些方面有基本的理解，下面给出了简单的概括。所述概括不是泛泛评述，也不是要确定关键／重要组成元素或描绘这些实施例的保护范围，而是作为后面的详细说明的序言。

本公开实施例提供了一种双沿采样电路及用于其的数据采样方法、装置及系统，双沿采样电路通过采用双沿采样的方式进行数据通信，能够有效提高数据传输速率。

在一些实施例中，双沿采样电路包括解码电路，解码电路包括第一解码移位寄存器、第二解码移位寄存器、拼位运算器以及地址寄存器，其中：第一解码移位寄存器通过双向数据端口与双向数据输出装置电连接，并通过时钟端口与外部时钟电连接，被配置为使用外部时钟的上升沿对双向数据输出装置的外部数据进行采样，以获得上升沿数据；第二解码移位寄存器通过双向数据端口与双向数据输出装置电连接，并通过时钟端口与外部时钟电连接，被配置为使用外部时钟的下降沿对双向数据输出装置的外部数据进行采样，以获得下降沿数据；拼位运算器与第一解码移位寄存器和第二解码移位寄存器电连接，被配置为使用拼位运算将上升沿数据和下降沿数据拼成两位，得到两个时钟沿的数据；地址寄存器与拼位运算器电连接，并通过时钟端口与外部时钟电连接，被配置为使用外部时钟完成两个时钟沿的数据的地址拼接。

在一些实施例中，用于双沿采样电路的数据采样方法包括：在双沿采样输出模式的情况下，使用外部时钟的上升沿对双向数据输出装置的外部数据进行采样，以获得上升沿数据；使用外部时钟的下降沿对外部数据进行采样，以获得下降沿数据；使用拼位运算将上升沿数据和下降沿数据拼成两位，得到两个时钟沿的数据；使用外部时钟完成两个时钟沿的数据的地址拼接。

在一些实施例中，用于双沿采样电路的数据采样装置包括处理器和存储有程序指令的存储器，处理器被配置为在执行程序指令时，执行前述用于双沿采样电路的数据采样方法。

在一些实施例中，用于双沿采样电路的数据采样系统包括：解码电路、编码电路、双向数据输出装置、外部时钟以及前述用于双沿采样电路的数据采样装置；其中，编码电路与解码电路电连接，双向数据输出装置通过双向数据端口与解码电路电连接，外部时钟通过时钟端口与解码电路电连接，并通过时钟端口与编码电路电连接。

本公开实施例提供的双沿采样电路及用于其的数据采样方法、装置及系统，可以实现以下技术效果：

采用本公开的双沿采样电路，其第一解码移位寄存器使用外部时钟的上升沿对双向数据输出装置的外部数据进行采样，第二解码移位寄存器使用外部时钟的下降沿对双向数据输出装置的外部数据进行采样，然后拼位运算器使用拼位运算将两组移位寄存器采样获得的上升沿数据和下降沿数据拼成两位，得到两个时钟沿的数据，地址寄存器使用外部时钟完成两个时钟沿的数据的地址拼接。这样，双沿采样电路使用两组移位寄存器分别在外部时钟的上升沿和下降沿进行数据采样，并生成在时钟的上升沿和下降沿跳变的数据。通过采用双沿采样的方式进行数据通信，在降低或保持通信时钟的情况下，将数据传输速率翻倍，能够大幅提升非易失存储器的数据读取速率，同时较低的通信时钟频率能够保证信号质量。

以上的总体描述和下文中的描述仅是示例性和解释性的，不用于限制本申请。

附图说明

一个或多个实施例通过与之对应的附图进行示例性说明，这些示例性说明和附图并不构成对实施例的限定，附图中具有相同参考数字标号的元件示为类似的元件，附图不构成比例限制，并且其中：

图1是本公开实施例提供的一个双沿采样电路的解码电路的结构示意图；

图2是本公开实施例提供的另一个双沿采样电路的解码电路的结构示意图；

图3是本公开实施例提供的一个双沿采样电路的解码电路的信号时序图；

图4是本公开实施例提供的一个双沿采样电路的编码电路的结构示意图；

图5是本公开实施例提供的另一个双沿采样电路的编码电路的结构示意图；

图6是本公开实施例提供的一个用于双沿采样电路的数据采样方法的流程示意图；

图7是本公开实施例提供的另一个用于双沿采样电路的数据采样方法的流程示意图；

图8是本公开实施例提供的另一个用于双沿采样电路的数据采样装置的结构示意图。

具体实施方式

为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。在以下的技术描述中，为方便解释起见，通过多个细节以提供对所披露实施例的充分理解。然而，在没有这些细节的情况下，一个或多个实施例仍然可以实施。在其它情况下，为简化附图，熟知的结构和装置可以简化展示。

本公开实施例的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开实施例的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。

除非另有说明，术语“多个”表示两个或两个以上。本公开实施例中，字符“/”表示前后对象是一种“或”的关系。例如，A/B表示：A或B。术语“和/或”是一种描述对象的关联关系，表示可以存在三种关系。例如，A和/或B，表示：A或B，或，A和B这三种关系。术语“对应”可以指的是一种关联关系或绑定关系，A与B相对应指的是A与B之间是一种关联关系或绑定关系。

结合图1所示，本公开实施例提供一种包括解码电路的双沿采样电路，该解码电路包括第一解码移位寄存器、第二解码移位寄存器、拼位运算器以及地址寄存器，其中：第一解码移位寄存器通过双向数据端口与双向数据输出装置电连接，并通过时钟端口与外部时钟电连接，被配置为使用外部时钟的上升沿对双向数据输出装置的外部数据进行采样，以获得上升沿数据；第二解码移位寄存器通过双向数据端口与双向数据输出装置电连接，并通过时钟端口与外部时钟电连接，被配置为使用外部时钟的下降沿对双向数据输出装置的外部数据进行采样，以获得下降沿数据；拼位运算器与第一解码移位寄存器和第二解码移位寄存器电连接，被配置为使用拼位运算将上升沿数据和下降沿数据拼成两位，得到两个时钟沿的数据；地址寄存器与拼位运算器电连接，并通过时钟端口与外部时钟电连接，被配置为使用外部时钟完成两个时钟沿的数据的地址拼接。

下面以双沿采样地址电路为例进行说明，以采样24位地址为例。如图2所示，解码电路需要12个第一解码移位寄存器（上升沿移位寄存器）和12个第二解码移位寄存器（下降沿移位寄存器）。双向数据输出装置的双向数据端口同时连接到上升沿移位寄存器的最低位输入和下降沿移位寄存器的最低位输入，每个时钟周期上升沿移位寄存器和下降沿移位寄存器分别在上升沿和下降沿对端口数据进行采样，并在下一个时钟周期分别将采样的数据移至高位的移位寄存器。12个时钟周期过后，地址采样完成，两组12位移位寄存器的输出按照如下表1（表1示出了24位地址编码的排列顺序示意）排列完成地址的拼接，然后输出至地址寄存器，用于内部非易失存储单元进行地址检索。

表1

寄存器	高0	低0	高1	低1	高2	低2	高3	…	低9	高10	低10	高11	低11
														地址	0	1	2	3	4	5	6	…	19	20	21	22	23

图3是本公开实施例提供的一个双沿采样电路的解码电路的信号时序图。如图3所示，上升沿寄存器采样到上升沿数据“1000_1000_1011”，下降沿寄存器采样到下降沿数据“1011_0010_1011”，将上升沿数据和下降沿数据按照表1的顺序进行拼接组合，得到数据“1100_0101_1000_0100_1100_1111”，即外部数据线上发送的地址数据。

采用本公开的双沿采样电路，第一解码移位寄存器使用外部时钟的上升沿对双向数据输出装置的外部数据进行采样，第二解码移位寄存器使用外部时钟的下降沿对双向数据输出装置的外部数据进行采样，然后拼位运算器使用拼位运算将两组移位寄存器采样获得的上升沿数据和下降沿数据拼成两位，得到两个时钟沿的数据，地址寄存器使用外部时钟完成两个时钟沿的数据的地址拼接。这样，双沿采样电路使用两组移位寄存器分别在外部时钟的上升沿和下降沿进行数据采样，并生成在时钟的上升沿和下降沿跳变的数据。通过采用双沿采样的方式进行数据通信，在降低或保持通信时钟的情况下，将数据传输速率翻倍，能够大幅提升非易失存储器的数据读取速率，同时较低的通信时钟频率能够保证信号质量。此外，由于本公开实施例的双沿采样电路仅使用外部时钟信号，可适用于非易失存储器。

在一些实施例中，如图4所示，双沿采样电路还包括与解码电路电连接的编码电路，该编码电路包括第一编码移位寄存器、第二编码移位寄存器与选择器，其中：第一编码移位寄存器与地址寄存器电连接，并通过时钟端口与外部时钟电连接，被配置为使用外部时钟存储地址寄存器的两个时钟沿的数据中的高电平数据；第二编码移位寄存器与地址寄存器电连接，并通过时钟端口与外部时钟电连接，被配置为使用外部时钟存储地址寄存器的两个时钟沿的数据中的低电平数据；选择器与第一编码移位寄存器和第二编码移位寄存器电连接，并通过时钟端口与外部时钟电连接，被配置为在外部时钟的时钟信号为高电平的情况下，输出第一编码移位寄存器中的高电平数据，并在外部时钟的时钟信号为低电平的情况下，输出第二编码移位寄存器中的低电平数据。

图5是本公开实施例提供的另一个双沿采样电路的编码电路的结构示意图。结合图5所示，若每次从内部非易失存储器单元中可读出32位数据，编码电路需要16个第一编码移位寄存器（高电平数据移位寄存器）和16个第二编码移位寄存器（低电平数据移位寄存器）。32位数据到移位寄存器的映射关系如下表2所示，表2示出了产生4个字节的8位数据的编码顺序示意。

表2

32位数据	0	1	2	3	4	5	6	…	27	28	29	30	31
														寄存器	低0	高0	低1	高1	低2	高2	低3	…	高13	低14	高14	低15	高15

若每次输出8位数据（一个字节）并从高位到低位进行输出，则高电平数据寄存器“高3”和低电平数据寄存器“低3”分别连接到选择器的两个输入。由于选择器的选择端口由时钟信号控制，在第一个时钟周期的高电平时，“高3”寄存器首先输出第7位数据，即第一字节的最高位数据；在第一个时钟周期的低电平时，“低3”寄存器输出第6位数据，随后以此类推，16个时钟周期过后，输出当前全部32位数据。

采用本公开的双沿采样电路，内部存储器单元读出的地址寄存器中的高电平数据存储至第一编码移位寄存器，内部存储器单元读出的地址寄存器中的低电平数据存储至第二编码移位寄存器，第一编码移位寄存器和第二编码移位寄存器使用同一时钟且同时更新。第一编码移位寄存器和第二编码移位寄存器的输出端分别接到二选一选择器的两个输入端，选择器的选择端使用与第一编码移位寄存器和第二编码移位寄存器相同的时钟信号，当时钟信号为高电平时，选择器输出高电平数据，当时钟信号为低电平时，选择器输出低电平数据。如此，实现双沿采样电路采样数据的输出，在降低或保持通信时钟的情况下，将数据传输速率翻倍，提升非易失存储器的数据读取及输出速率。

结合图6所示，本公开实施例提供一种用于双沿采样电路的数据采样方法，包括以下步骤：

S601，在双沿采样输出模式的情况下，使用外部时钟的上升沿对双向数据输出装置的外部数据进行采样，以获得上升沿数据。

S602，使用外部时钟的下降沿对外部数据进行采样，以获得下降沿数据。

S603，使用拼位运算将上升沿数据和下降沿数据拼成两位，得到两个时钟沿的数据。

可选地，使用拼位运算将上升沿数据和下降沿数据拼成两位，得到两个时钟沿的数据，包括：依次确定上升沿数据和下降沿数据中每一个数据的信号时序位；确定上升沿数据中信号时序位为S_n的数据D_up-n；确定下降沿数据中信号时序位为S_n的数据D_down-n；将数据D_down-n拼接于数据D_up-n后，得到两个时钟沿的数据D_up-nDdown-n。

例如，上升沿数据为“1000_1000_1011”，则从左至右，上升沿数据的信号时序位分别为0、1、2、3、4、5、6、7、8、9、10、11；下降沿数据为“1011_0010_1011”，则从左至右，下降沿数据的信号时序位分别为0、1、2、3、4、5、6、7、8、9、10、11。

确定上升沿数据中信号时序位为S₀的数据D_up-0为1，确定下降沿数据中信号时序位为S₀的数据D_down-0为1，则将数据D_down-0（1）拼接于数据D_up-0（1）后，得到两个时钟沿的数据D_up-0D_down-0为“11”。

当上升沿数据和下降沿数据分别为1位时，两个时钟沿的数据D_up-0D_down-0即为最终两个时钟沿的数据。当上升沿数据和下降沿数据为多位时，还需将多个拼接的两个时钟沿的数据D_up-nDdown-n进行排序，从而确定最终两个时钟沿的数据。

可选地，使用拼位运算将上升沿数据和下降沿数据拼成两位，得到两个时钟沿的数据，还包括：得到两个时钟沿的数据D_up-nDdown-n后，按照信号时序位递增的顺序将多个拼接的两个时钟沿的数据D_up-nDdown-n进行排序，得到两个时钟沿的数据。

例如，得到两个时钟沿的数据D_up-0D_down-0、D_up-1D_down-1、D_up-2D_down-2、D_up-3D_down-3后，按照信号时序位递增的顺序将上述多个拼接的两个时钟沿的数据进行排序，依次将D_{up- 1}D_down-1排到D_up-0D_down-0后面，将D_up-2D_down-2排到D_up-1D_down-1后面，将D_up-3D_down-3排到D_up-2D_down-2后面，得到最终两个时钟沿的数据D_up-0D_down-0D_up-1D_down-1D_up-2D_down-2D_up-3D_down-3。

可选地，使用拼位运算将上升沿数据和下降沿数据拼成两位，得到两个时钟沿的数据，还包括：得到两个时钟沿的数据D_up-nDdown-n后，按照信号时序位递增的顺序将信号时序位相邻的两个时钟沿的数据D_up-n-1D_down-n-1和D_up-nDdown-n进行组合，得到组合后的两个时钟沿的数据D_up-n-1D_down-n-1D_up-nD_down-n；按照信号时序位递增的顺序将多个组合后的两个时钟沿的数据D_up-n-1D_down-n-1D_up-nD_down-n进行排序，得到两个时钟沿的数据。

例如，得到两个时钟沿的数据D_up-0D_down-0、D_up-1D_down-1、D_up-2D_down-2、D_up-3D_down-3后，按照信号时序位递增的顺序将信号时序位相邻的两个时钟沿的数据D_up-0D_down-0和D_up-1D_down-1进行组合得到D_up-0D_down-0D_up-1D_down-1，将信号时序位相邻的两个时钟沿的数据D_up-2D_down-2和D_{up- 3}D_down-3进行组合得到D_up-2D_down-2D_up-3D_down-3，按照信号时序位递增的顺序将多个组合后的两个时钟沿的数据D_up-0D_down-0D_up-1D_down-1和D_up-2D_down-2D_up-3D_down-3进行排序，得到两个时钟沿的数据D_up-0D_down-0D_up-1D_down-1D_up-2D_down-2D_up-3D_down-3。

在两个时钟沿的数据量较大的情况下，将上升沿数据和下降沿数据进行拼接时，先并行将信号时序位相邻的两个时钟沿的数据D_up-n-1D_down-n-1和D_up-nDdown-n进行组合，然后再将多个组合后的两个时钟沿的数据D_up-n-1D_down-n-1D_up-nD_down-n进行排序，可以提高上升沿数据和下降沿数据的拼接速率，缩短上升沿数据和下降沿数据的拼接时间，从而大幅提升非易失存储器的数据读取速率。

S604，使用外部时钟完成两个时钟沿的数据的地址拼接。

得到两个时钟沿的数据后，使用外部时钟，按照上述表1排列完成两个时钟沿的数据的地址拼接，然后输出至地址寄存器。

采用本公开实施例提供的用于双沿采样电路的数据采样方法，双沿采样电路使用两组移位寄存器分别在外部时钟的上升沿和下降沿进行数据采样，并生成在时钟的上升沿和下降沿跳变的数据。通过采用双沿采样的方式进行数据通信，在降低或保持通信时钟的情况下，将数据传输速率翻倍，能够大幅提升非易失存储器的数据读取速率，同时较低的通信时钟频率能够保证信号质量。此外，由于本公开实施例的双沿采样电路仅使用外部时钟信号，可适用于非易失存储器。

结合图7所示，本公开实施例提供一种用于双沿采样电路的数据采样方法，包括以下步骤：

S701，在双沿采样输出模式的情况下，使用外部时钟的上升沿对双向数据输出装置的外部数据进行采样，以获得上升沿数据。

S702，使用外部时钟的下降沿对外部数据进行采样，以获得下降沿数据。

S703，使用拼位运算将上升沿数据和下降沿数据拼成两位，得到两个时钟沿的数据。

S704，使用外部时钟完成两个时钟沿的数据的地址拼接。

S705，使用外部时钟存储两个时钟沿的数据中的高电平数据和低电平数据。

S706，在外部时钟的时钟信号为高电平的情况下，输出高电平数据，并在外部时钟的时钟信号为低电平的情况下，输出低电平数据。

可选地，在外部时钟的时钟信号为高电平的情况下，输出高电平数据，并在外部时钟的时钟信号为低电平的情况下，输出低电平数据，包括：确定输出数据中高电平数据的输出位数M；确定输出数据中低电平数据的输出位数N；在外部时钟的时钟信号为高电平的情况下，按照从高位到低位的顺序输出M个高电平数据；在外部时钟的时钟信号为低电平的情况下，按照从高位到低位的顺序输出N个低电平数据。

例如，若每次输出8位数据（一个字节），则确定输出数据中高电平数据的输出位数M为4，确定输出数据中低电平数据的输出位数N为4。高电平数据寄存器“高3”和低电平数据寄存器“低3”分别连接到选择器的两个输入。在第一个时钟周期的高电平时，“高3”寄存器首先输出第7位数据，即第一字节的最高位数据；在第一个时钟周期的低电平时，“低3”寄存器输出第6位数据。如此，按照从高位到低位的顺序依次输出4个高电平数据和4个低电平数据，最终输出8为数据。

采用本公开的用于双沿采样电路的数据采样方法，通过采用双沿采样的方式进行数据通信，在降低或保持通信时钟的情况下，将数据传输速率翻倍，能够大幅提升非易失存储器的数据读取速率，同时较低的通信时钟频率能够保证信号质量。同时，当时钟信号为高电平时，选择器输出高电平数据，当时钟信号为低电平时，选择器输出低电平数据，实现双沿采样电路采样数据的输出，在降低或保持通信时钟的情况下，将数据传输速率翻倍，提升非易失存储器的数据输出速率。

在一些实施例中，用于双沿采样电路的数据采样方法还包括：在单沿采样输出模式的情况下，第一解码移位寄存器使用外部时钟的上升沿对双向数据输出装置的外部数据进行采样，以获得上升沿数据；第一编码移位寄存器存储上升沿数据；选择器在外部时钟的时钟信号为低电平的情况下，输出数据。

本公开实施例的用于双沿采样电路的数据采样方法，由于仅依靠外部时钟进行采样，可以兼容单沿采样的编解码，适用范围更广。

结合图8所示本公开实施例提供一种用于双沿采样电路的数据采样装置，包括处理器（processor）80和存储器（memory）81，还可以包括通信接口（CommunicationInterface）82和总线83。其中，处理器80、通信接口82、存储器81可以通过总线83完成相互间的通信。通信接口82可以用于信息传输。处理器80可以调用存储器81中的逻辑指令，以执行上述实施例的用于双沿采样电路的数据采样方法。

此外，上述的存储器81中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。

存储器81作为一种计算机可读存储介质，可用于存储软件程序、计算机可执行程序，如本公开实施例中的方法对应的程序指令/模块。处理器80通过运行存储在存储器81中的程序指令/模块，从而执行功能应用以及数据处理，即实现上述方法实施例中的用于双沿采样电路的数据采样方法。

存储器81可包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序；存储数据区可存储根据终端设备的使用所创建的数据等。此外，存储器81可以包括高速随机存取存储器，还可以包括非易失性存储器。

采用本公开实施例提供的用于双沿采样电路的数据采样装置，双沿采样电路使用两组移位寄存器分别在外部时钟的上升沿和下降沿进行数据采样，并生成在时钟的上升沿和下降沿跳变的数据。通过采用双沿采样的方式进行数据通信，在降低或保持通信时钟的情况下，将数据传输速率翻倍，能够大幅提升非易失存储器的数据读取速率，同时较低的通信时钟频率能够保证信号质量。

本公开实施例提供了用于双沿采样电路的数据采样系统包括：解码电路、编码电路、双向数据输出装置、外部时钟以及前述用于双沿采样电路的数据采样装置；其中，编码电路与解码电路电连接，双向数据输出装置通过双向数据端口与解码电路电连接，外部时钟通过时钟端口与解码电路电连接，并通过时钟端口与编码电路电连接。

本公开实施例提供了一种计算机可读存储介质，存储有计算机可执行指令，所述计算机可执行指令设置为执行上述用于双沿采样电路的数据采样方法。

本公开实施例提供了一种计算机程序产品，所述计算机程序产品包括存储在计算机可读存储介质上的计算机程序，所述计算机程序包括程序指令，当所述程序指令被计算机执行时，使所述计算机执行上述用于双沿采样电路的数据采样方法。

上述的计算机可读存储介质可以是暂态计算机可读存储介质，也可以是非暂态计算机可读存储介质。

本公开实施例的技术方案可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括一个或多个指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本公开实施例所述方法的全部或部分步骤。而前述的存储介质可以是非暂态存储介质，包括：U盘、移动硬盘、只读存储器（ROM，Read-Only Memory）、随机存取存储器（RAM，Random Access Memory）、磁碟或者光盘等多种可以存储程序代码的介质，也可以是暂态存储介质。

以上描述和附图充分地示出了本公开的实施例，以使本领域的技术人员能够实践它们。其他实施例可以包括结构的、逻辑的、电气的、过程的以及其他的改变。实施例仅代表可能的变化。除非明确要求，否则单独的部件和功能是可选的，并且操作的顺序可以变化。一些实施例的部分和特征可以被包括在或替换其他实施例的部分和特征。本公开实施例的范围包括权利要求书的整个范围，以及权利要求书的所有可获得的等同物。当用于本申请中时，虽然术语“第一”、“第二”等可能会在本申请中使用以描述各元件，但这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一个元件区别开。例如，在不改变描述的含义的情况下，第一元件可以叫做第二元件，并且同样第，第二元件可以叫做第一元件，只要所有出现的“第一元件”一致重命名并且所有出现的“第二元件”一致重命名即可。第一元件和第二元件都是元件，但可以不是相同的元件。而且，本申请中使用的用词仅用于描述实施例并且不用于限制权利要求。如在实施例以及权利要求的描述中使用的，除非上下文清楚地表明，否则单数形式的“一个”（a）、“一个”（an）和“所述”（the）旨在同样包括复数形式。类似地，如在本申请中所使用的术语“和/或”是指包含一个或一个以上相关联的列出的任何以及所有可能的组合。另外，当用于本申请中时，术语“包括”（comprise）及其变型“包括”（comprises）和/或包括（comprising）等指陈述的特征、整体、步骤、操作、元素，和/或组件的存在，但不排除一个或一个以上其它特征、整体、步骤、操作、元素、组件和/或这些的分组的存在或添加。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法或者设备中还存在另外的相同要素。本文中，每个实施例重点说明的可以是与其他实施例的不同之处，各个实施例之间相同相似部分可以互相参见。对于实施例公开的方法、产品等而言，如果其与实施例公开的方法部分相对应，那么相关之处可以参见方法部分的描述。

本领域技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，可以取决于技术方案的特定应用和设计约束条件。所述技术人员可以对每个特定的应用来使用不同方法以实现所描述的功能，但是这种实现不应认为超出本公开实施例的范围。所述技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

本文所披露的实施例中，所揭露的方法、产品（包括但不限于装置、设备等），可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，可以仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例。另外，在本公开实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

附图中的流程图和框图显示了根据本公开实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这可以依所涉及的功能而定。在附图中的流程图和框图所对应的描述中，不同的方框所对应的操作或步骤也可以以不同于描述中所披露的顺序发生，有时不同的操作或步骤之间不存在特定的顺序。例如，两个连续的操作或步骤实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这可以依所涉及的功能而定。框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

Claims (10)

1.一种双沿采样电路，其特征在于，包括解码电路，其中：

所述解码电路包括：

第一解码移位寄存器，通过双向数据端口与双向数据输出装置电连接，并通过时钟端口与外部时钟电连接，被配置为使用所述外部时钟的上升沿对所述双向数据输出装置的外部数据进行采样，以获得上升沿数据；

第二解码移位寄存器，通过所述双向数据端口与所述双向数据输出装置电连接，并通过所述时钟端口与所述外部时钟电连接，被配置为使用所述外部时钟的下降沿对所述双向数据输出装置的外部数据进行采样，以获得下降沿数据；

拼位运算器，与所述第一解码移位寄存器和所述第二解码移位寄存器电连接，被配置为使用拼位运算将所述上升沿数据和所述下降沿数据拼成两位，得到两个时钟沿的数据；

地址寄存器，与所述拼位运算器电连接，并通过所述时钟端口与所述外部时钟电连接，被配置为使用所述外部时钟完成所述两个时钟沿的数据的地址拼接。

2.根据权利要求1所述的双沿采样电路，其特征在于，还包括与所述解码电路电连接的编码电路，其中：

所述编码电路包括：

第一编码移位寄存器，与所述地址寄存器电连接，并通过所述时钟端口与所述外部时钟电连接，被配置为使用所述外部时钟存储所述地址寄存器的所述两个时钟沿的数据中的高电平数据；

第二编码移位寄存器，与所述地址寄存器电连接，并通过所述时钟端口与所述外部时钟电连接，被配置为使用所述外部时钟存储所述地址寄存器的所述两个时钟沿的数据中的低电平数据；

选择器，与所述第一编码移位寄存器和所述第二编码移位寄存器电连接，并通过所述时钟端口与所述外部时钟电连接，被配置为在所述外部时钟的时钟信号为高电平的情况下，输出所述第一编码移位寄存器中的高电平数据，并在所述外部时钟的时钟信号为低电平的情况下，输出所述第二编码移位寄存器中的低电平数据。

3.一种用于如权利要求1或2所述的双沿采样电路的数据采样方法，其特征在于，包括：

在双沿采样输出模式的情况下，使用外部时钟的上升沿对双向数据输出装置的外部数据进行采样，以获得上升沿数据；

使用所述外部时钟的下降沿对所述外部数据进行采样，以获得下降沿数据；

使用拼位运算将所述上升沿数据和所述下降沿数据拼成两位，得到两个时钟沿的数据；

使用所述外部时钟完成所述两个时钟沿的数据的地址拼接。

4.根据权利要求3所述的数据采样方法，其特征在于，所述使用拼位运算将所述上升沿数据和所述下降沿数据拼成两位，得到两个时钟沿的数据，包括：

依次确定所述上升沿数据和所述下降沿数据中每一个数据的信号时序位；

确定所述上升沿数据中信号时序位为S_n的数据D_up-n；

确定所述下降沿数据中信号时序位为S_n的数据D_down-n；

将数据D_down-n拼接于数据D_up-n后，得到两个时钟沿的数据D_up-nDdown-n。

5.根据权利要求4所述的数据采样方法，其特征在于，所述使用拼位运算将所述上升沿数据和所述下降沿数据拼成两位，得到两个时钟沿的数据，还包括：

得到所述两个时钟沿的数据D_up-nDdown-n后，按照信号时序位递增的顺序将多个所述两个时钟沿的数据D_up-nDdown-n进行排序，得到所述两个时钟沿的数据。

6.根据权利要求4所述的数据采样方法，其特征在于，所述使用拼位运算将所述上升沿数据和所述下降沿数据拼成两位，得到两个时钟沿的数据，还包括：

得到所述两个时钟沿的数据D_up-nDdown-n后，按照信号时序位递增的顺序将信号时序位相邻的两个时钟沿的数据D_up-n-1D_down-n-1和D_up-nDdown-n进行组合，得到组合后的两个时钟沿的数据D_up-n-1D_down-n-1D_up-nD_down-n；

按照信号时序位递增的顺序将多个组合后的两个时钟沿的数据D_up-n-1D_down-n-1D_{up- n}D_down-n进行排序，得到所述两个时钟沿的数据。

7.根据权利要求3所述的数据采样方法，其特征在于，所述使用所述外部时钟完成所述两个时钟沿的数据的地址拼接后，还包括：

使用所述外部时钟存储所述两个时钟沿的数据中的高电平数据和低电平数据；

在所述外部时钟的时钟信号为高电平的情况下，输出高电平数据，并在所述外部时钟的时钟信号为低电平的情况下，输出低电平数据。

8.根据权利要求7所述的数据采样方法，其特征在于，所述在所述外部时钟的时钟信号为高电平的情况下，输出高电平数据，并在所述外部时钟的时钟信号为低电平的情况下，输出低电平数据，包括：

确定输出数据中高电平数据的输出位数M；

确定所述输出数据中低电平数据的输出位数N；

在所述外部时钟的时钟信号为高电平的情况下，按照从高位到低位的顺序输出M个高电平数据；

在所述外部时钟的时钟信号为低电平的情况下，按照从高位到低位的顺序输出N个低电平数据。

9.一种用于双沿采样电路的数据采样装置，包括处理器和存储有程序指令的存储器，其特征在于，所述处理器被配置为在执行所述程序指令时，执行如权利要求3至8任一项所述的用于双沿采样电路的数据采样方法。

10.一种用于双沿采样电路的数据采样系统，其特征在于，包括：

解码电路；

编码电路，与所述解码电路电连接；

双向数据输出装置，通过双向数据端口与所述解码电路电连接；

外部时钟，通过时钟端口与所述解码电路电连接，并通过所述时钟端口与所述编码电路电连接；以及，

如权利要求9所述的用于双沿采样电路的数据采样装置。

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