Claims (1)
Устройство для контроля качества дискретных каналов связи, содержащее датчик сигналов сброса, последовательно соединенные блок согласования, вход которого является входом устройства, блок выявления ошибок и счетчик одиночных ошибок, отличающееся тем, что дополнительно введены регистр, два элемента задержки, блок памяти, сумматор, блок вычитания, два блока сравнения кодов, два инвертора, два логических элемента И, логический элемент ИЛИ и два триггера, причем выход датчика сигналов сброса соединен непосредственно с первым входом регистра, а через первый элемент задержки со вторым входом счетчика одиночных ошибок, выход которого подключен ко входу регистра, выход которого соединен со входом блока памяти, первыми входами сумматора и блока вычитания, вторые входы которых соединены с выходом блока памяти; выход сумматора подключен к первому входу первого блока сравнения кодов, второй вход которого является вторым входом устройства, а выход блока вычитания подключен к первому входу второго блока сравнения кодов, второй вход которого является третьим входом устройства; выход первого блока сравнения кодов соединен с первым входом первого логического элемента И и первым входом второго логического элемента И; выход второго блока сравнения кодов подключен ко второму входу первого логического элемента И, а через первый инвертор ко второму входу второго логического элемента И, третий вход которого соединен через второй инвертор с выходом первого триггера, первый вход которого подключен через второй элемент задержки к выходу первого элемента задержки, а второй вход соединен с выходом второго триггера, выход которого является выходом устройства; первый вход второго триггера соединен с выходом первого элемента задержки, а второй вход подключен к выходу логического элемента ИЛИ, первый вход которого соединен с выходом первого логического элемента И, а второй вход соединен с выходом второго логического элемента И.A device for monitoring the quality of discrete communication channels, comprising a reset signal sensor, a matching unit connected in series, the input of which is the device input, an error detection unit and a single error counter, characterized in that the register, two delay elements, a memory unit, an adder, are additionally introduced subtraction, two code comparison blocks, two inverters, two AND logic elements, an OR logic element and two triggers, with the output of the reset signal sensor connected directly to the first input register a, and through the first delay element with the second input of the single error counter, the output of which is connected to the input of the register, the output of which is connected to the input of the memory unit, the first inputs of the adder and the subtraction unit, the second inputs of which are connected to the output of the memory unit; the adder output is connected to the first input of the first code comparison unit, the second input of which is the second input of the device, and the subtraction unit output is connected to the first input of the second code comparison unit, the second input of which is the third input of the device; the output of the first block code comparison is connected to the first input of the first logical element And and the first input of the second logical element And; the output of the second block of code comparison is connected to the second input of the first logical element And, and through the first inverter to the second input of the second logical element And, the third input of which is connected through the second inverter to the output of the first trigger, the first input of which is connected through the second delay element to the output of the first element delays, and the second input is connected to the output of the second trigger, the output of which is the output of the device; the first input of the second trigger is connected to the output of the first delay element, and the second input is connected to the output of the OR gate, the first input of which is connected to the output of the first AND gate, and the second input is connected to the output of the second logic gate I.