RU62487U1 - GROUP SIGNAL SYNCHRONIZATION BY WALSH FUNCTIONS ORTHOGONALITY INTERVALS IN THE INFORMATION TRANSMISSION SYSTEM WITH CODE DIVISION OF CHANNELS - Google Patents

GROUP SIGNAL SYNCHRONIZATION BY WALSH FUNCTIONS ORTHOGONALITY INTERVALS IN THE INFORMATION TRANSMISSION SYSTEM WITH CODE DIVISION OF CHANNELS Download PDF

Info

Publication number
RU62487U1
RU62487U1 RU2006140722/22U RU2006140722U RU62487U1 RU 62487 U1 RU62487 U1 RU 62487U1 RU 2006140722/22 U RU2006140722/22 U RU 2006140722/22U RU 2006140722 U RU2006140722 U RU 2006140722U RU 62487 U1 RU62487 U1 RU 62487U1
Authority
RU
Russia
Prior art keywords
input
output
block
switch
signal
Prior art date
Application number
RU2006140722/22U
Other languages
Russian (ru)
Inventor
Виктор Элизарович Гуревич
Вячеслав Александрович Савичев
Original Assignee
Государственное образовательное учреждение высшего профессионального образования "Санкт-Петербургский государственный университет телекоммуникаций им. проф. М.А. Бонч-Бруевича"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Государственное образовательное учреждение высшего профессионального образования "Санкт-Петербургский государственный университет телекоммуникаций им. проф. М.А. Бонч-Бруевича" filed Critical Государственное образовательное учреждение высшего профессионального образования "Санкт-Петербургский государственный университет телекоммуникаций им. проф. М.А. Бонч-Бруевича"
Priority to RU2006140722/22U priority Critical patent/RU62487U1/en
Application granted granted Critical
Publication of RU62487U1 publication Critical patent/RU62487U1/en

Links

Abstract

Предлагаемая полезная модель относится к технике цифровой связи и предназначена для использования в приемном устройстве системы передачи информации с кодовым разделением абонентских каналов, в которой переносчиками канальных (абонентских) сигналов являются сигналы, подобные ортогональным функциям Уолша. Задачей предлагаемой полезной модели является уменьшение времени вхождения в синхронизм при одновременном отказе от использования запоминающих устройств большой емкости и от введения специальных кодов синхронизации в цифровой сигнал, то есть от увеличения дополнительной избыточности цифрового сигнала. Устройство синхронизации группового сигнала по интервалам ортогональности функций Уолша в системе передачи информации с кодовым разделением каналов сигнал из канала связи поступает на вход буферного согласующего каскада, выход которого соединен со входом выделителя тактовой частоты и формирователя тактовых импульсов, с первым входом коммутатора, а также со входом ключевого блока. Выход ключевого блока соединен со входом запоминающего устройства, выход которого соединен с одним из входов компаратора, на другой вход которого поступает сигнал постоянной величины, равной N/2, где N - общее число канальных переносчиков. Выход компаратора соединен со вторым входом коммутатора, который коммутирует его с запрещающим входом первого блока запрета, в случае, когда на управляющем входе отсутствует сигнал, включающий устройство проверки истинности синхронизма. Выход первого блока запрета соединен с запрещающим входом второго блока запрета. Выход выделителя тактовой частоты и формирователя тактовых импульсов соединен с информационным входом второго блока запрета, а его выход связан со входом делителя частоты. Выход делителя частоты соединен с информационным входом первого блока запрета и с разрешающим входом ключевого блока, и является выходом устройства синхронизации для подключения к декодеру. К данному устройству могут подключаться через коммутатор два варианта устройства поиска и проверки истинности найденного синхронизма. 1 с. и 2 з.п.п. ф-лы, 3 илл.The proposed utility model relates to digital communication technology and is intended for use in a receiver of an information transmission system with code division of subscriber channels in which channel (subscriber) signal carriers are signals similar to orthogonal Walsh functions. The objective of the proposed utility model is to reduce the time of entering synchronism while simultaneously refusing to use mass storage devices and introducing special synchronization codes into a digital signal, that is, from increasing the additional redundancy of a digital signal. A group signal synchronization device over the orthogonality intervals of Walsh functions in a code-division multiplexed information transmission system, the signal from the communication channel is fed to the input of the buffer matching stage, the output of which is connected to the input of the clock selector and clock generator, to the first input of the switch, as well as to the input key block. The output of the key block is connected to the input of the storage device, the output of which is connected to one of the inputs of the comparator, to the other input of which a signal of constant value equal to N / 2 is received, where N is the total number of channel carriers. The output of the comparator is connected to the second input of the switch, which commutes it with the inhibit input of the first prohibition block, in the case when there is no signal at the control input that includes the device for checking the validity of synchronism. The output of the first inhibit block is connected to the inhibit input of the second inhibit block. The output of the clock frequency selector and the pulse shaper is connected to the information input of the second prohibition block, and its output is connected to the input of the frequency divider. The output of the frequency divider is connected to the information input of the first prohibition block and to the enable input of the key block, and is the output of the synchronization device for connecting to the decoder. Two variants of the device for searching and verifying the truth of the found synchronism can be connected to this device through the switch. 1 sec and 2 z.p.p. f-ly, 3 ill.

Description

Предлагаемая полезная модель относится к технике цифровой связи и предназначена для использования в приемном устройстве системы передачи информации с кодовым разделением абонентских каналов (далее по тексту - CDMA), в которой переносчиками канальных (абонентских) сигналов являются сигналы, подобные ортогональным функциям Уолша.The proposed utility model relates to digital communication technology and is intended for use in a receiver of a system for transmitting information with code division of subscriber channels (hereinafter referred to as CDMA), in which carriers of channel (subscriber) signals are signals similar to orthogonal Walsh functions.

Все канальные сигналы (канальные переносчики) в такой системе передачи информации, кроме нулевого (по Уолшу), который не подвергается модуляции и его относительная величина постоянно равна 1, модулируются по амплитуде равновероятными информационными символами «1» (в этом случае соответствующий канальный переносчик присутствует в групповом сигнале) или «0» (в этом случае соответствующий канальный переносчик в групповом сигнале отсутствует).All channel signals (channel carriers) in such an information transmission system, except for zero (according to Walsh), which is not subjected to modulation and its relative value is constantly equal to 1, are modulated in amplitude by the equally probable information symbols “1” (in this case, the corresponding channel carrier is present in group signal) or "0" (in this case, the corresponding channel carrier in the group signal is absent).

Групповой сигнал системы передачи представляет собой алгебраическую сумму модулированных канальных переносчиков. Общее число канальных переносчиков - N, является степенью числа 2, например, N=2n=8; 16; 32, ..., где n - положительное целое число.The group signal of the transmission system is the algebraic sum of modulated channel carriers. The total number of channel carriers, N, is a power of 2, for example, N = 2 n = 8; 16; 32, ..., where n is a positive integer.

Предлагаемая полезная модель предназначена для поиска и проверки истинности состояния синхронизма приемного и передающего оборудования по интервалам ортогональности функций Уолша. Интервал ортогональности То содержит N положительных и отрицательных импульсов - «чипов», каждый из которых расположен в своем «чиповом» временном интервале To/n.The proposed utility model is intended for searching and verifying the truth of the state of synchronism of receiving and transmitting equipment over the intervals of orthogonality of Walsh functions. The orthogonality interval T o contains N positive and negative impulses - “chips”, each of which is located in its “chip” time interval T o / n.

В системах CDMA известны следующие устройства и способы поиска и установки состояния синхронизма в приемной части системы передачи информации с кодовым разделением абонентских каналов по интервалам ортогональности:The following devices and methods are known in CDMA systems for searching and setting the synchronism state in the receiving part of an information transmission system with code division of subscriber channels at orthogonality intervals:

1. Устройства и способы синхронизации, использующие расчет и оценку корреляции.1. Devices and synchronization methods using calculation and correlation estimation.

1.1. Устройство и способ, основанный на оценке корреляции входной последовательности импульсов сигнала (чипов) с эталонной последовательностью. Синхронизация по этому алгоритму заключается в следующем: формируют с помощью блока выборки соответствующие 1.1. A device and method based on assessing the correlation of the input signal pulse sequence (chips) with the reference sequence. Synchronization according to this algorithm consists in the following:

последовательности импульсов (подинтервальные группы) попарно и по столбцам, подают их на сумматор, затем, используя коррелятор, определяют корреляцию текущей последовательности чипов и эталонной, причем вместо корреляции со всей эталонной последовательностью, с помощью решающего устройства оценивают корреляцию только с суммированными подинтервальными группами, которые существенно короче. В самом простом случае может быть сформирована только единственная суммированная подинтервальная группа, которая охватывает все подинтервалы. Если из-за низкого отношения сигнал-шум это невозможно, то с помощью блока выборки формируют множество суммированных подинтервальных групп, с использованием части различных подинтервалов. В случае, когда результат корреляции не определен, повторно оценивают с помощью решающего устройства корреляцию наблюдаемой суммированной подинтервальной группы, также используя для этого коррелятор. После повторной оценки проверяют только несколько предположений с известным сдвигом времени (см. патент США №2002080761, МПК: Н 04 В 7/216; H 04 J 3/06, опубликованный 27.06.2002).pulse sequences (sub-interval groups) in pairs and in columns, feed them to the adder, then, using the correlator, determine the correlation of the current sequence of chips and the reference, and instead of correlation with the entire reference sequence, using a solver, evaluate the correlation only with the summed sub-interval groups, which significantly shorter. In the simplest case, only a single summed sub-interval group can be formed that covers all sub-intervals. If this is not possible due to the low signal-to-noise ratio, then a plurality of summed sub-interval groups are formed using the sampling unit, using some of the different sub-intervals. In the case when the correlation result is not determined, the correlation of the observed summed sub-interval group is re-evaluated using a resolver, also using the correlator for this. After reevaluation, only a few assumptions are checked with a known time shift (see US Patent No. 20,080,761, IPC: H 04 B 7/216; H 04 J 3/06, published June 27, 2002).

1.2. Устройство и способ, основанный на оценке с помощью коррелятора корреляции между принятой и задержанной, с помощью линии обратной связи, последовательностями чипов. Результат вычитания оценок коррелятора дает ошибку, которая поступает для сравнения с пороговым значением на вход компаратора, и согласно результату сравнения устанавливают необходимое временное смещение для установки истинного состояния синхронизма (см. патент Финляндии №0726658, МПК: Н 04 В 1/707; H 04 J 3/06, опубликованный 14.08.1996).1.2. A device and method based on evaluating with a correlator the correlation between received and delayed, using a feedback line, sequences of chips. The result of subtracting the correlator estimates gives an error, which is received for comparison with the threshold value at the input of the comparator, and according to the comparison result, the necessary time offset is set to establish the true state of synchronism (see Finland patent No. 0726658, IPC: Н 04 В 1/707; H 04 J 3/06, published on 08/14/1996).

Однако, использование описанных выше устройств и способов, основанных на оценке корреляции, приводит к большому времени поиска и вхождения в синхронизм и усложнению приемного оборудования.However, the use of the above-described devices and methods based on correlation estimation leads to a large search time and synchronization and complication of receiving equipment.

2. Известны также устройства и методы поиска синхронизации, основанные на сравнении полученной последовательности данных с эталонной последовательностью, которая хранится на приемной стороне в запоминающем устройстве.2. Also known are devices and methods for searching for synchronization, based on a comparison of the obtained data sequence with a reference sequence, which is stored on the receiving side in a storage device.

2.1. Устройство и способ, в котором сопоставляют каждую принятую последовательность кода синхронизации с соответствующей эталонной последовательностью, хранящейся в блоке памяти устройства синхронизации на приемной стороне системы CDMA. Принимаемые последовательности кода синхронизации, соответствующие 64 кодовым группам, определенным в системах CDMA, соответствуют 64 эталонным последовательностям. Реальную последовательность сравнивают, используя коррелятор и сумматор, с 64 эталонными последовательностями и определяют одну или две группы кода-кандидата, которые используют для базовой станции. Чтобы определить заданную кодовую группу и границу фрейма, сравнивают последовательный код синхронизации, переданный базовой станцией со всеми кодами-кандидатами комбинациями данного кода, используя для этого сдвиговый 2.1. A device and method in which each received sequence of a synchronization code is compared with a corresponding reference sequence stored in a memory unit of a synchronization device on the receiving side of a CDMA system. Received synchronization code sequences corresponding to 64 code groups defined in CDMA systems correspond to 64 reference sequences. The actual sequence is compared, using the correlator and adder, with 64 reference sequences and one or two groups of the candidate code are determined, which are used for the base station. To determine a given code group and frame boundary, the sequential synchronization code transmitted by the base station with all candidate codes by combinations of this code is compared using a shift code

регистр и компаратор, (см. патент США №2002064211, МПК: Н 04 К 1/00, опубликованный 30.05.2002).register and comparator, (see US patent No.2002064211, IPC: H 04 To 1/00, published 05/30/2002).

2.2. Устройство и способ, заключающийся в том, что в блок памяти устройства синхронизации на приемной стороне системы CDMA записаны образцы чипов, которые представляют собой амплитуды последовательностей чипов с промежутками, меньшими, чем интервалы чипов. Синхронизацию осуществляют путем поиска и сравнения набора образцов чипов и поступающей через буферный согласующий каскад последовательности данных, что осуществляется следующими блоками: двумя регистрами, один из которых предназначен для хранения последовательности записанной из блока памяти, а второй для хранения поступающей входной последовательности чипов, перемножителями разрядов регистров, сумматором и компаратором, при этом, выход буферного согласующего каскада соединен с входом первого регистра, выходы данного регистра соединены с соответствующими входами перемножителей, выход блока памяти соединен с входом второго регистра, выходы которого поступают на соответствующие входы перемножителей, а выходы перемножителей соединены с входами сумматора, выход сумматора поступает на вход компаратора для сравнения. Если набор образцов чипов, записанных в регистр из блока памяти, и поступающая последовательность данных соответствуют друг другу, то полученные образцы чипов являются синхронизирующей последовательностью. В противном случае, считывают из блока памяти следующий набор образцов чипов и проводят сравнение следующего набора и поступающей последовательности данных (см. патент США №6373881, МПК: H 04 L 27/30, опубликованный 16.04.2002).2.2. The device and method, which consists in the fact that in the memory block of the synchronization device on the receiving side of the CDMA system, samples of chips are recorded, which are the amplitudes of the sequences of chips with gaps smaller than the intervals of the chips. Synchronization is carried out by searching and comparing a set of chip samples and a data sequence received through a buffer matching stage, which is carried out by the following blocks: two registers, one of which is used to store the sequence recorded from the memory block, and the second to store the incoming input sequence of chips, by register register multipliers , adder and comparator, while the output of the matching buffer cascade is connected to the input of the first register, the outputs of this register with dineny with respective inputs of the multipliers, the output of the storage unit is coupled to the input of the second register, whose outputs are fed to respective inputs of multipliers, and the outputs of the multipliers are connected to the inputs of the adder, the adder output goes to the input of the comparator for comparison. If the set of chip samples recorded in the register from the memory unit and the incoming data sequence correspond to each other, then the obtained chip samples are a synchronizing sequence. Otherwise, the next set of chip samples is read from the memory unit and the next set and the incoming data sequence are compared (see US Pat. No. 6,373,881, IPC: H 04 L 27/30, published April 16, 2002).

Однако, при использовании описанных устройств и способов поиска состояния синхронизма, необходимо иметь быстродействующее запоминающее устройство большой емкости для хранения множества комбинаций возможных кодов, что приводит к усложнению приемного оборудования системы и увеличению времени вхождения в синхронизм. Кроме того, устройство по патенту США №2002064211, требует использования специальных кодов синхронизации, что увеличивает избыточность цифрового сигнала и соответственно ухудшает использование пропускной способности системы передачи, а также усложняет приемопередающую аппаратуру.However, when using the described devices and methods for searching for the state of synchronism, it is necessary to have a high-speed mass storage device for storing many combinations of possible codes, which leads to a complication of the receiving equipment of the system and an increase in the time of entering into synchronism. In addition, the device according to US patent No. 200264211, requires the use of special synchronization codes, which increases the redundancy of the digital signal and, accordingly, worsens the use of the transmission system bandwidth, and also complicates the transceiver equipment.

Устройство по патенту США, №6373881, выбрано за прототип.The device according to US patent No. 6373881, selected for the prototype.

Задачей предлагаемой полезной модели является уменьшение времени вхождения в синхронизм при одновременном отказе от использования запоминающих устройств большой емкости и от введения специальных кодов синхронизации в цифровой сигнал, то есть от увеличения дополнительной избыточности цифрового сигнала.The objective of the proposed utility model is to reduce the time of entering synchronism while simultaneously refusing to use mass storage devices and introducing special synchronization codes into a digital signal, that is, from increasing the additional redundancy of a digital signal.

Для решения поставленной задачи предлагаемое устройство синхронизации группового сигнала по интервалам ортогональности функций To solve this problem, the proposed device synchronization group signal intervals of orthogonality functions

Уолша в системе передачи информации с кодовым разделением каналов содержит буферный согласующий каскад, запоминающее устройство, компаратор, и отличается тем, что введены ключевой блок, выделитель тактовой частоты, формирователь тактовых импульсов, делитель частоты, первый и второй блоки запрета, коммутатор, при этом, выход буферного согласующего каскада подключен к одному из входов ключевого блока, ко входу выделителя тактовой частоты, а также к первому входу коммутатора, выход ключевого блока подключен ко входу запоминающего устройства, выход которого подключен к одному из входов компаратора, на второй вход которого подан сигнал постоянной величины, равной N/2, где N - общее число канальных переносчиков, выход компаратора подключен ко второму входу коммутатора, первый и второй выходы которого являются выходами для подключения к устройству проверки истинности синхронизма, а третий его выход подключен к запрещающему входу первого блока запрета, выход которого подключен к запрещающему входу второго блока запрета, выход выделителя тактовой частоты подключен к информационному входу второго блока запрета, выход которого подключен ко входу делителя частоты, а выход делителя частоты подключен к информационному входу первого блока запрета и к разрешающему входу ключевого блока и является выходом устройства синхронизации для подключения к декодеру.Walsh in the information transmission system with code division multiplexing contains a buffer matching cascade, a storage device, a comparator, and is characterized in that a key block, a clock selector, a pulse shaper, a frequency divider, the first and second prohibition blocks, a switch are introduced, the output of the buffer matching stage is connected to one of the inputs of the key block, to the input of the clock selector, as well as to the first input of the switch, the output of the key block is connected to the input of the storage device VA, the output of which is connected to one of the inputs of the comparator, the second input of which is supplied with a constant signal equal to N / 2, where N is the total number of channel carriers, the output of the comparator is connected to the second input of the switch, the first and second outputs of which are outputs for connection to the device for checking the validity of synchronism, and its third output is connected to the inhibit input of the first inhibit block, the output of which is connected to the inhibit input of the second inhibit block, the output of the clock selector is connected to information Nome second block entry prohibition, the output of which is connected to the input of the frequency divider and the frequency divider output being connected to the data input of the first unit and prohibition to the resolving unit and a key input is the output of the synchronization device for connection to the decoder.

При этом для проверки истинности найденного синхронизма, предлагаемое устройство синхронизации может содержать дополнительно устройство проверки истинности синхронизма, которое может быть выполнено двумя вариантами.In this case, to verify the truth of the detected synchronism, the proposed synchronization device may further comprise a synchronism verification device, which can be performed in two ways.

В первом варианте оно может содержать интегратор, дополнительные второй и третий ключевые блоки, первый, второй и третий дешифраторы, первый и второй счетчики, логический элемент ИЛИ, инвертор, при этом разрешающий вход дополнительного второго ключевого блока является входом для подключения второго выхода коммутатора, а его выход соединен со входом интегратора, запрещающий вход дополнительного второго ключевого блока является входом для подключения к первому выходу коммутатора, выход интегратора подключен через дополнительный третий ключевой блок ко входу первого дешифратора, выход которого подключен ко входу первого счетчика, выход которого подключен ко входу второго дешифратора, выход которого подключен к одному из входов логического элемента ИЛИ, выход которого является выходом для подключения к третьему входу коммутатора, а запрещающий вход первого блока запрета является входом для подключения третьего выхода коммутатора, разрешающий вход третьего ключевого блока соединен с выходом делителя частоты, и со входом второго счетчика, выход которого подключен ко входу третьего дешифратора, выход которого, через инвертор, подключен ко второму входу логического элемента ИЛИ.In the first embodiment, it may contain an integrator, additional second and third key blocks, first, second and third decoders, first and second counters, an OR logic element, an inverter, while allowing the input of an additional second key block is an input for connecting the second output of the switch, and its output is connected to the integrator’s input, prohibiting the input of an additional second key block is an input for connecting to the first output of the switch, the integrator’s output is connected through an additional third a key block to the input of the first decoder, the output of which is connected to the input of the first counter, the output of which is connected to the input of the second decoder, the output of which is connected to one of the inputs of the OR logic element, the output of which is the output for connecting to the third input of the switch, and the prohibiting input of the first block prohibition is an input for connecting the third output of the switch, allowing the input of the third key block is connected to the output of the frequency divider, and with the input of the second counter, the output of which is connected to ode to the third decoder, the output of which, through the inverter, is connected to the second input of the OR logic element.

Во втором варианте устройство может содержать первый и второй счетчики, четвертый и пятый дешифраторы,, логический элемент ИЛИ, In the second embodiment, the device may comprise first and second counters, the fourth and fifth decoders, an OR gate,

инвертор, при этом вход первого счетчика является входом для подключения ко второму выходу коммутатора, а выход первого счетчика подключен ко входу четвертого дешифратора, выход которого подключен к одному из входов логического элемента ИЛИ, выход которого является выходом для подключения к третьему входу коммутатора, запрещающий вход первого блока запрета является входом для подключения третьего выхода коммутатора, вход второго счетчика соединен с выходом делителя частоты, выход второго счетчика подключен ко входу пятого дешифратора, а его выход, через инвертор, подключен ко второму входу логического элемента ИЛИ.inverter, while the input of the first counter is an input for connecting to the second output of the switch, and the output of the first counter is connected to the input of the fourth decoder, the output of which is connected to one of the inputs of the OR logic element, the output of which is the output for connecting to the third input of the switch, which prohibits the input the first block of the ban is the input for connecting the third output of the switch, the input of the second counter is connected to the output of the frequency divider, the output of the second counter is connected to the input of the fifth decoder And its output, through an inverter, connected to the second input of the OR gate.

Использование в предлагаемом устройстве названных выше блоков, подключенных указанным образом, позволяет сократить время поиска синхронизма благодаря тому, что анализируют сразу не все чипы в одном предполагаемом интервале ортогональности, а только один выбранный чип. Если этот чип соответствует приведенному условию, то по нему осуществляется синхронизация всей последовательности чипов в интервале ортогональности, в противном случае, анализируется следующий по времени чип. В устройстве, выбранном в качестве прототипа (см. патент США №6373881), если принятая последовательность не соответствует эталонной, то в регистр последовательно вводится следующая последовательность чипов группового сигнала, и процесс сравнения с эталонной последовательностью повторяется вновь. Очевидно, что при последовательном вводе и анализе последовательности чипов требуется больше времени, чем для ввода и анализа одного чипа. В отличие от указанного прототипа применение регистров памяти в предлагаемом устройстве не требуется, так как для анализа требуется хранить всего один чип, а не последовательность чипов, кроме того в предлагаемом устройстве синхронизации не требуется запоминающее устройство большой емкости, так как нет необходимости хранить большое количество эталонных последовательностей чипов. Это достигается тем, что анализ чипов основан на установленном нами свойстве группового сигнала (см. приложение).The use of the above-mentioned blocks connected in the indicated manner in the proposed device allows to reduce the synchronism search time due to the fact that not all chips are analyzed at once in one supposed orthogonality interval, but only one selected chip. If this chip meets the above condition, then it synchronizes the entire sequence of chips in the orthogonality interval, otherwise, the next chip in time is analyzed. In the device selected as a prototype (see US patent No. 6373881), if the received sequence does not match the reference, then the next sequence of group signal chips is sequentially entered into the register, and the comparison process with the reference sequence is repeated again. Obviously, sequential input and analysis of the sequence of chips requires more time than input and analysis of a single chip. In contrast to the specified prototype, the use of memory registers in the proposed device is not required, since analysis requires only one chip, not a sequence of chips, in addition, the proposed synchronization device does not require a mass storage device, since there is no need to store a large number of reference sequences of chips. This is achieved by the fact that the analysis of the chips is based on the property of the group signal set by us (see the appendix).

В основе предлагаемого устройства синхронизации лежит анализ группового сигнала Уолша. Теоретическое обоснование такого анализа приведено в Приложении.The proposed synchronization device is based on the analysis of the Walsh group signal. The theoretical rationale for such an analysis is given in the Appendix.

Указанное свойство группового сигнала имеет место, если в N-мерном базисе Уолша нулевая (по Уолшу) функция не подвергается модуляции и ее относительная величина постоянно равна 1, а остальные N-1 функций модулируются по амплитуде равновероятными информационными символами «1» (в этом случае соответствующий канальный переносчик присутствует в групповом сигнале) или «0» (в этом случае соответствующий канальный переносчик в групповом сигнале отсутствует), причем время передачи каждого информационного символа равно длительности интервала The indicated property of a group signal occurs if the zero (according to Walsh) function is not modulated in the N-dimensional Walsh basis and its relative value is constantly equal to 1, and the remaining N-1 functions are modulated in amplitude by the equally probable information symbols “1” (in this case the corresponding channel carrier is present in the group signal) or “0” (in this case, the corresponding channel carrier is not present in the group signal), and the transmission time of each information symbol is equal to the duration of the interval

ортогональности. Эти условия обычно выполняются в системах CDMA. Тогда групповой сигнал представляет собой алгебраическую сумму немодулированной нулевой функции Уолша и модулированных остальных N-1 функций.orthogonality. These conditions are usually met in CDMA systems. Then the group signal is the algebraic sum of the unmodulated zero Walsh function and the modulated remaining N-1 functions.

При этих условиях, если количество ν функций Уолша, модулированных информационным символом «1», в каком-либо интервале ортогональности равно или превышает N/2, то относительная амплитуда m1 первого чипа группового сигнала в этом интервале удовлетворяет неравенству и при этом является наибольшей по сравнению с относительными амплитудами mi других чипов этого интервала (i=2, 3, ..., N).Under these conditions, if the number ν of Walsh functions modulated by the information symbol “1” in an orthogonality interval is equal to or greater than N / 2, then the relative amplitude m 1 of the first group signal chip in this interval satisfies the inequality and at the same time it is the largest in comparison with the relative amplitudes m i of other chips in this interval (i = 2, 3, ..., N).

Предлагаемое устройство синхронизации поясняется чертежами, где на фиг.1 представлена структурная схема предлагаемого устройства синхронизации по интервалам ортогональности в системе CDMA, на фиг.2 представлена структурная схема предлагаемого устройства синхронизации с поиском и проверкой истинности установленного синхронизма по первому варианту, на фиг.3 представлена структурная схема предлагаемого устройства синхронизации с поиском и проверкой истинности установленного синхронизма по второму варианту.The proposed synchronization device is illustrated by drawings, in which Fig. 1 shows a structural diagram of the proposed synchronization device at intervals of orthogonality in the CDMA system, Fig. 2 shows a structural diagram of the proposed synchronization device with the search and verification of the established synchronism according to the first embodiment, Fig. 3 shows block diagram of the proposed synchronization device with the search and verification of the truth of the established synchronism according to the second embodiment.

Согласно фиг.1 устройство содержит: буферный согласующий каскад 1, выделитель тактовой частоты и формирователь тактовых импульсов 2, первый ключевой блок 3, запоминающее устройство 4, компаратор 5, коммутатор 6, первый блок запрета 7, второй блок запрета 8, делитель частоты 9.According to figure 1, the device contains: a buffer matching stage 1, a clock isolator and a pulse shaper 2, a first key unit 3, a storage device 4, a comparator 5, a switch 6, a first block of a ban 7, a second block of a ban 8, a frequency divider 9.

В предлагаемом устройстве синхронизации (см. фиг.1) сигнал из канала связи поступает на вход буферного согласующего каскада 1, выход которого соединен со входом выделителя тактовой частоты и формирователя тактовых импульсов 2, с первым входом коммутатора 6, а также со входом первого ключевого блока 3. Выход первого ключевого блока 3 соединен со входом запоминающего устройства 4, выход которого соединен с одним из входов компаратора 5, на другой вход которого поступает сигнал постоянной величины, равной N/2, где N - общее число канальных переносчиков. Выход компаратора 5 соединен с вторым входом коммутатора 6, первый и второй выходы коммутатора 6 являются выходами устройства синхронизации для подключения к устройству проверки истинности найденного синхронизма, а третий вход коммутатора 6 является входом устройства синхронизации для подключения к устройству проверки истинности найденного синхронизма, третий выход коммутатора соединен с запрещающим входом первого блока запрета 7, выход, которого соединен с запрещающим входом второго блока запрета 8. Выход выделителя тактовой частоты и формирователя тактовых импульсов 2 соединен с информационным входом второго блока запрета 8, а его выход связан со входом делителя частоты 9. Выход делителя частоты 9 соединен с информационным входом первого блока запрета 7 и с In the proposed synchronization device (see Fig. 1), the signal from the communication channel enters the input of the buffer matching stage 1, the output of which is connected to the input of the clock selector and the pulse shaper 2, with the first input of the switch 6, as well as with the input of the first key block 3. The output of the first key block 3 is connected to the input of the storage device 4, the output of which is connected to one of the inputs of the comparator 5, the other input of which receives a constant value signal equal to N / 2, where N is the total number of channel transfers Cove. The output of the comparator 5 is connected to the second input of the switch 6, the first and second outputs of the switch 6 are the outputs of the synchronization device for connecting to the truth verification device of the found synchronism, and the third input of the switch 6 is the input of the synchronization device for connecting to the truth verification device of the found synchronism, the third output of the switch connected to the inhibit input of the first inhibit block 7, the output of which is connected to the inhibit input of the second inhibit block 8. The output of the clock selector clock generator 2 connected to a data input of the second prohibition unit 8, and its output is connected to the input of the frequency divider 9. The output of the frequency divider 9 is connected to the data input of the first block 7 and the prohibition

разрешающим входом ключевого блока 3, и является выходом устройства синхронизации для подключения к декодеру.resolving input of the key block 3, and is the output of the synchronization device for connecting to the decoder.

Согласно фиг.2 в устройство по п.1, содержащее: буферный согласующий каскад 1, выделитель тактовой частоты и формирователь тактовых импульсов 2, первый ключевой блок 3, запоминающее устройство 4, компаратор 5, коммутатор 6, первый блок запрета 7, второй блок запрета 8, делитель частоты 9, введены: дополнительный второй ключевой блок 10, интегратор 11, дополнительный третий ключевой блок 12, первый дешифратор 13, первый счетчик 14, второй дешифратор 15, логический элемент ИЛИ 16, второй счетчик 17, третий дешифратор 18, инвертор 19.According to figure 2, the device according to claim 1, comprising: a buffer matching stage 1, a clock isolator and a pulse shaper 2, a first key block 3, a storage device 4, a comparator 5, a switch 6, a first block of a ban 7, a second block of a ban 8, frequency divider 9, introduced: an additional second key block 10, an integrator 11, an additional third key block 12, a first decoder 13, a first counter 14, a second decoder 15, an OR gate 16, a second counter 17, a third decoder 18, an inverter 19 .

В предлагаемом устройстве для поиска и проверки истинности найденного синхронизма по первому варианту сигнал из канала связи поступает на вход буферного согласующего каскада 1, выход которого соединен со входом выделителя тактовой частоты и формирователя тактовых импульсов 2, а также со входом первого ключевого блока 3 и с первым входом коммутатора 6. Выход первого ключевого блока 3 соединен со входом запоминающего устройства 4, выход которого соединен с одним из входов компаратора 5, на другой вход которого поступает сигнал постоянной величины, равной N/2. Выход компаратора 5 соединен со вторым входом коммутатора 6. Первый выход коммутатора 6 соединен со входом дополнительного второго ключевого блока 10, а второй выход коммутатора 6 соединен с разрешающим входом дополнительного второго ключевого блока 10, выход которого соединен с входом интегратора 11. Выход интегратора 11 соединен с входом дополнительного третьего ключевого блока 12, его выход соединен со входом первого дешифратора 13, а также с входом обнуления интегратора 11. Выход первого дешифратора 13 соединен со входом первого счетчика 14, а его выход связан со входом второго дешифратора 15. Выход второго дешифратора 15 соединен с первым входом логического элемента ИЛИ 16, а его выход связан с третьим входом коммутатора 6, а также связан с входом обнуления первого счетчика 14 и второго счетчика 17. Третий выход коммутатора 6 соединен с запрещающим входом первого блока запрета 7. Выход первого блока запрета 7 соединен с запрещающим входом второго блока запрета 8. Выход выделителя тактовой частоты и формирователя тактовых импульсов 2 связан с информационным входом второго блока запрета 8, а его выход с входом делителя частоты 9. Выход делителя частоты 9 соединен с информационным вход первого блока запрета 6, с разрешающим входом первого ключевого блока 3 и третьего ключевого блока 12, с входом второго счетчика 17, а также является выходом устройства синхронизации для подключения к декодеру. Выход второго счетчика 17 соединен со входом третьего дешифратора 18, а его выход связан через инвертор 19 с вторым входом логического элемента ИЛИ 16.In the proposed device for searching and verifying the validity of the detected synchronism according to the first embodiment, the signal from the communication channel is fed to the input of the buffer matching stage 1, the output of which is connected to the input of the clock selector and the pulse shaper 2, as well as to the input of the first key block 3 and the first the input of the switch 6. The output of the first key block 3 is connected to the input of the storage device 4, the output of which is connected to one of the inputs of the comparator 5, the other input of which receives a constant signal of equal to N / 2. The output of the comparator 5 is connected to the second input of the switch 6. The first output of the switch 6 is connected to the input of the additional second key block 10, and the second output of the switch 6 is connected to the enable input of the additional second key block 10, the output of which is connected to the input of the integrator 11. The output of the integrator 11 is connected with the input of the additional third key block 12, its output is connected to the input of the first decoder 13, and also to the input of resetting the integrator 11. The output of the first decoder 13 is connected to the input of the first counter 14, and the first output is connected to the input of the second decoder 15. The output of the second decoder 15 is connected to the first input of the OR gate 16, and its output is connected to the third input of the switch 6, and also connected to the zeroing input of the first counter 14 and the second counter 17. The third output of the switch 6 connected to the inhibit input of the first inhibit block 7. The output of the first inhibit block 7 is connected to the inhibit input of the second inhibit 8. The output of the clock selector and the pulse shaper 2 is connected to the information input of the second inhibit block 8, and its output with the input of the frequency divider 9. The output of the frequency divider 9 is connected to the information input of the first inhibit block 6, with the enable input of the first key block 3 and the third key block 12, with the input of the second counter 17, and also is the output of the synchronization device for connection to the decoder. The output of the second counter 17 is connected to the input of the third decoder 18, and its output is connected through the inverter 19 to the second input of the OR gate 16.

Согласно фиг.3 в устройство по п.1, содержащее: буферный согласующий каскад 1, выделитель тактовой частоты и формирователь According to figure 3, the device according to claim 1, comprising: a buffer matching stage 1, a clock selector and a driver

тактовых импульсов 2, ключевой блок 3, запоминающее устройство 4, компаратор 5, коммутатор 6, первый блок запрета 7, второй блок запрета 8, делитель частоты 9, введены: первый счетчик 14, логический элемент ИЛИ 16, второй счетчик 17, инвертор 19, четвертый дешифратор 20, пятый дешифратор 21.clock pulses 2, key block 3, memory 4, comparator 5, switch 6, first block prohibition 7, second block prohibition 8, frequency divider 9, introduced: first counter 14, logic element OR 16, second counter 17, inverter 19, fourth decryptor 20, fifth decryptor 21.

В предлагаемом устройстве поиска и проверки истинности найденного синхронизма по второму варианту (см. фиг.3) сигнал из канала связи поступает на вход буферного согласующего каскада 1, выход которого соединен со входом выделителя тактовой частоты и формирователя тактовых импульсов 2, с первым входом коммутатора 6, а также со входом ключевого блока 3. Выход ключевого блока 3 соединен со входом запоминающего устройства 4, выход которого соединен с одним из входов компаратора 5, на другой вход которого поступает сигнал постоянной величины, равной N/2. Выход компаратора 5 соединен со вторым входом коммутатора 6. Второй выход коммутатора 6 соединен со входом первого счетчика 14. Выход этого счетчика соединен со входом четвертого дешифратора 20, а его выход связан с первым входом логического элемента ИЛИ 16. Выход логического элемента ИЛИ 16 соединен с третьим входом коммутатора 6, а также с входами обнуления первого счетчика 14 и второго счетчика 17. Третий выход коммутатора 6 соединен с запрещающим входом первого блока запрета 7. Выход первого блока запрета 7 соединен с запрещающим входом второго блока запрета 8. Выход выделителя тактовой частоты и формирователя тактовых импульсов 2 связан с информационным входом второго блока запрета 8, а его выход с входом делителя частоты 9. Выход делителя частоты 9 соединен с информационным входом первого блока запрета 7, с разрешающим входом ключевого блока 3, с входом второго счетчика 17, а также является выходом устройства синхронизации для подключения к декодеру. Выход второго счетчика 17 соединен со входом пятого дешифратора 21, а его выход через инвертор 19 связан с вторым входом логического элемента ИЛИ 16.In the proposed device for searching and verifying the validity of the found synchronism according to the second embodiment (see Fig. 3), the signal from the communication channel is fed to the input of the buffer matching stage 1, the output of which is connected to the input of the clock selector and the pulse shaper 2, with the first input of the switch 6 , as well as with the input of the key block 3. The output of the key block 3 is connected to the input of the storage device 4, the output of which is connected to one of the inputs of the comparator 5, the other input of which receives a constant value signal th N / 2. The output of the comparator 5 is connected to the second input of the switch 6. The second output of the switch 6 is connected to the input of the first counter 14. The output of this counter is connected to the input of the fourth decoder 20, and its output is connected to the first input of the OR gate 16. The output of the OR gate 16 is connected to the third input of the switch 6, as well as with the zeroing inputs of the first counter 14 and the second counter 17. The third output of the switch 6 is connected to the inhibit input of the first inhibit block 7. The output of the first inhibit block 7 is connected to the inhibit input of the second prohibition block 8. The output of the clock selector and the pulse shaper 2 is connected to the information input of the second prohibition block 8, and its output is connected to the input of the frequency divider 9. The output of the frequency divider 9 is connected to the information input of the first prohibition block 7, with the enable input of the key block 3 , with the input of the second counter 17, and also is the output of the synchronization device for connecting to the decoder. The output of the second counter 17 is connected to the input of the fifth decoder 21, and its output through the inverter 19 is connected to the second input of the OR gate 16.

Работа предлагаемого устройства синхронизации (см. фиг.1) заключается в следующем. Входной импульсно-аналоговый групповой сигнал из канала связи поступает через буферный согласующий каскад 1 и ключевой блок 3 на вход запоминающего устройства (ЗУ) 4, где значение амплитуды чипа группового сигнала сохраняется в памяти. Сигнал с выхода буферного согласующего каскада 1, также поступает на первый вход коммутатора 6. С помощью выделителя тактовой частоты и формирователя тактовых импульсов (ВКТЧ-ФТИ) 2 формируется периодическая последовательность тактовых импульсов с частотой следования чиповых интервалов. Ключевой блок 3 открывает вход ЗУ 4 при поступлении на его разрешающий вход импульсов с выхода делителя частоты 8, делящего частоту выходной периодической последовательности тактовых импульсов ВКТЧ-ФТИ 2 в N раз. Таким образом, в ЗУ 4 поступает каждый N-й чип группового сигнала. The operation of the proposed synchronization device (see figure 1) is as follows. The input pulse-analog group signal from the communication channel is fed through a buffer matching stage 1 and key block 3 to the input of a storage device (memory) 4, where the amplitude value of the group signal chip is stored in memory. The signal from the output of the buffer matching stage 1 also arrives at the first input of switch 6. Using a clock selector and a clock shaper (VHCH-FTI) 2, a periodic sequence of clock pulses is formed with a frequency of chip intervals. The key unit 3 opens the input of the memory 4 when it receives pulses from the output of the frequency divider 8, dividing the frequency of the output periodic sequence of clock pulses of VKTCH-FTI 2 N times. Thus, in memory 4, each Nth chip of the group signal is supplied.

Сохраненное в ЗУ 4 значение амплитуды N-го чипа поступает на вход компаратора 5, где сравнивается с пороговым значением N/2, действующим на его втором входе. В случае превышения амплитуды чипа порогового значения N/2 на выходе компаратора 5 появляется «1», иначе «0». Если на выходе компаратора 5 появился «0», который поступает через коммутатор 6, при подаче на его управляющий вход определенного сигнала управления от внешнего блока управления приемника CDMA, на запрещающий вход первого блока запрета 7, то сигнал с выхода делителя частоты 9 проходит через первый блок запрета 7 на его выход, тем самым, запрещая прохождение сигнала с выхода ВКТЧ-ФТИ 2 через второй блок запрета 8. Следовательно, на вход делителя частоты 9 поступают тактовые импульсы, задержанные (сдвинутые) на один тактовый интервал. Таким образом, производится сдвиг N-го чипа группового сигнала на один чип для анализа следующего чипа группового сигнала.The amplitude value of the Nth chip stored in the memory 4 is fed to the input of the comparator 5, where it is compared with the threshold value N / 2 acting on its second input. If the chip amplitude exceeds the threshold value N / 2, “1” appears at the output of the comparator 5, otherwise “0”. If “0” appears at the output of comparator 5, which enters through switch 6, when a certain control signal is supplied to its control input from an external control unit of the CDMA receiver, to the inhibit input of the first inhibit block 7, then the signal from the output of the frequency divider 9 passes through the first block prohibition 7 on its output, thereby prohibiting the passage of the signal from the output of the VHTCH-FTI 2 through the second block prohibition 8. Therefore, to the input of the frequency divider 9 received clock pulses delayed (shifted) by one clock interval. Thus, the Nth group signal chip is shifted by one chip to analyze the next group signal chip.

Если на управляющий вход коммутатора 6 поступает сигнал, который включает устройство поиска и проверки истинности найденного синхронизма, то сигнал с первого и второго выходов коммутатора 6 поступает на устройство поиска и проверки истинности найденного синхронизма, а сигнал от устройства поиска и проверки истинности найденного синхронизма поступает на третий вход коммутатора 6 и транслируется на запрещающий вход первого блока запрета 7.If a signal arrives at the control input of the switch 6, which includes a device for searching and verifying the truth of the found synchronism, then the signal from the first and second outputs of the switch 6 is fed to the device for searching and verifying the truth of the found synchronism, and the signal from the search and verifying device of the found synchronism is fed to the third input of the switch 6 and is transmitted to the inhibit input of the first block of the ban 7.

Если же на запрещающий вход первого блока запрета 7 с третьего выхода коммутатора 6 поступает «1», то есть амплитуда N-го чипа группового сигнала превышает пороговое значение N/2, сигнал, поступающий на информационный вход первого блока запрета 7 с выхода делителя частоты 9, не проходит на его выход, следовательно, на запрещающий вход второго блока запрета 8 поступает «0». Таким образом, второй блок запрета 8 пропускает на выход импульс, поступающий с выхода ВКТЧ-ФТИ 2, тем самым не производя сдвиг импульсов, поступающих на вход делителя частоты 9, следовательно, не сдвигая чипы группового сигнала, поступающие на вход запоминающего устройства 4. В этом случае на выходе делителя частоты 9 формируется периодическая маркерная последовательность синхронизирующих импульсов, которая синхронизирована по интервалам ортогональности входного группового сигнала.If on the inhibitory input of the first inhibit block 7 from the third output of the switch 6 receives “1”, that is, the amplitude of the N-th chip of the group signal exceeds the threshold value N / 2, the signal received at the information input of the first inhibit block 7 from the output of the frequency divider 9 , does not pass to its output, therefore, “0” enters the prohibiting input of the second block of prohibition 8. Thus, the second block of prohibition 8 passes to the output the pulse coming from the output of the VHF-FTI 2, thereby not shifting the pulses coming to the input of the frequency divider 9, therefore, not shifting the group signal chips coming to the input of the storage device 4. V In this case, a periodic marker sequence of synchronizing pulses is formed at the output of the frequency divider 9, which is synchronized by the orthogonality intervals of the input group signal.

Проверка истинности найденного синхронизма группового сигнала по интервалам ортогональности по первому варианту (см. фиг.2) в предлагаемом устройстве может осуществляться следующим образом. Входной импульсно-аналоговый групповой сигнал из канала связи поступает через буферный согласующий каскад 1 и первый ключевой блок 3 на вход ЗУ 4, где значение амплитуды чипа группового сигнала сохраняется в памяти. Сигнал с выхода буферного согласующего каскада 1 также поступает на первый вход коммутатора 6. При подаче определенного сигнала на Verification of the truth of the found synchronism of the group signal at intervals of orthogonality according to the first embodiment (see figure 2) in the proposed device can be carried out as follows. The input pulse-analog group signal from the communication channel passes through the buffer matching stage 1 and the first key block 3 to the input of the memory 4, where the amplitude value of the group signal chip is stored in memory. The signal from the output of the buffer matching stage 1 also arrives at the first input of the switch 6. When a certain signal is supplied to

управляющий вход коммутатора 6, включающего устройство поиска и проверки истинности найденного синхронизма, сигнал с его первого выхода через второй дополнительный ключевой блок 10 поступает на вход интегратора 11, где производится сложение амплитуд чипов группового сигнала за время, равное периоду следования N чипов группового сигнала.the control input of the switch 6, including the device for searching and verifying the found synchronism, the signal from its first output through the second additional key unit 10 is fed to the input of the integrator 11, where the amplitudes of the group signal chips are added over a time equal to the period of the sequence of N group signal chips.

С помощью ВКТЧ-ФТИ 2 формируется периодическая последовательность тактовых импульсов с частотой следования чиповых интервалов. Первый ключевой блок 3 разрешает прохождение сигнала на вход ЗУ 4, при поступлении на его управляющий вход импульсов с выхода делителя частоты 9, делящего частоту выходной периодической последовательности тактовых импульсов с выхода ВКТЧ-ФТИ 2 в N раз. Таким образом, в ЗУ 4 поступает каждый N-й чип группового сигнала. Сохраненное в ЗУ 4 значение амплитуды N-го чипа поступает на вход компаратора 5, где сравнивается с пороговым значением N/2, действующим на его втором входе. В случае превышения амплитудой чипа порогового значения N/2 на выходе компаратора появляется «1», иначе «0». В случае, когда на выходе компаратора 5 появился «0», который поступает на второй вход коммутатора 6 и на управляющем входе коммутатора 6 присутствует сигнал, включающий устройство поиска и проверки истинности найденного синхронизма, сигнал с его второго выхода поступает на разрешающий вход дополнительного второго ключевого блока 10, соответственно вход интегратора 11 не открыт, следовательно, интегрирование амплитуд чипов группового сигнала не производится, и на выходе интегратора 11 сигнал «0», который через дополнительный третий ключевой блок 12 поступает на вход первого дешифратора 13, предназначенного для сравнения результата интегрирования с пороговым значением N, в случае равенства входного значения пороговому на его выходе появляется «1», иначе «0». Дополнительный третий ключевой блок 12 предназначен для того, чтобы на вход первого дешифратора 13 поступал сигнал с выхода интегратора 11 с периодом равным N. Результат работы первого дешифратора 13 с выхода поступает на вход первого счетчика 14, предназначенного для подсчета количества успешных проверок.With the help of VKTCH-FTI 2, a periodic sequence of clock pulses is formed with a frequency of repetition of chip intervals. The first key block 3 allows the signal to pass to the input of the memory 4 when it receives pulses from the output of the frequency divider 9, dividing the frequency of the output periodic sequence of clock pulses from the output of VKTCH-PhTI 2 N times. Thus, in the memory 4, each N-th chip of the group signal is supplied. The amplitude value of the Nth chip stored in the memory 4 is fed to the input of the comparator 5, where it is compared with the threshold value N / 2 acting on its second input. If the chip amplitude exceeds the threshold value N / 2, “1” appears at the output of the comparator, otherwise “0”. In the case when the output of the comparator 5 appeared "0", which is fed to the second input of the switch 6 and at the control input of the switch 6 there is a signal that includes a device for searching and verifying the validity of the found synchronism, the signal from its second output goes to the enable input of an additional second key unit 10, respectively, the input of the integrator 11 is not open, therefore, the integration of the amplitudes of the chips of the group signal is not performed, and at the output of the integrator 11 the signal is "0", which through an additional third key unit 12 is input to the first decoder 13 for comparing the integration result with a threshold value N, in case of equality input threshold value at its output there is a "1", otherwise "0". An additional third key block 12 is designed to ensure that the input of the first decoder 13 receives a signal from the output of the integrator 11 with a period equal to N. The result of the first decoder 13 is output from the output of the first counter 14, designed to count the number of successful checks.

То есть в данном случае в первый счетчик 14 записывается число «0», которое поступает затем на вход второго дешифратора 15, который предназначен для сравнения показания второго счетчика 14 с пороговым значением r, в случае превышения показаний порогового значения на его выходе появляется «1», иначе «0». С выхода данного дешифратора 15 сигнал, в данном случае «0», поступает на один из входов логического элемента «ИЛИ» 16. На другой его вход поступает через инвертор 19 сигнал с выхода третьего дешифратора 18, предназначенного для сравнения показания второго счетчика 17 с пороговым значением q, в случае превышения показаний счетчика 17 порогового значения на его выходе появляется «1», иначе «0». На вход данного дешифратора поступает результат работы второго счетчика 17, предназначенного для подсчета общего количества проверок. That is, in this case, the number “0” is written into the first counter 14, which then goes to the input of the second decoder 15, which is designed to compare the readings of the second counter 14 with the threshold value r, in case of exceeding the readings of the threshold value, “1” appears on its output , otherwise "0". From the output of this decoder 15, the signal, in this case "0", is fed to one of the inputs of the OR gate 16. The signal from the output of the third decoder 18, which is used to compare the readings of the second counter 17 with the threshold, is supplied through the inverter 19 q, if the counter 17 exceeds the threshold value, “1” appears on its output, otherwise “0”. The input of this decoder receives the result of the second counter 17, designed to calculate the total number of checks.

Данный счетчик подсчитывает количество импульсов маркерной последовательности с выхода делителя частоты 9.This counter counts the number of pulses of the marker sequence from the output of the frequency divider 9.

В случае, когда на выходе третьего дешифратора 18 появляется «1», то есть количество проверок стало превышать пороговое значение q, то она поступает через инвертор 19 на один из входов логического элемента «ИЛИ» 16. На второй вход элемента 16, как сказано выше, поступает «0», то есть количество успешных проверок не превысило величины равной r, следовательно, на его выходе появляется «0», который поступает на третий вход коммутатора 6, а также в качестве сигнала обнуления на счетчики 14 и 17. В случае, когда на управляющий вход коммутатора 6 поступает сигнал управления, включающий устройство поиска и проверки истинности найденного синхронизма, сигнал с его третьего входа коммутируется с запрещающим входом первого блока запрета 7, тем самым, разрешая прохождение сигнала с делителя частоты 9 на его выход. Сигнал с выхода первого блока запрета 7 поступает на запрещающий вход второго блока запрета 8, тем самым, запрещая прохождение сигнала с выхода ВКТЧ и ФТИ 2 на вход делителя частоты 9. Следовательно, на вход делителя частоты 9 поступают тактовые импульсы, задержанные (сдвинутые) на один тактовый интервал. Таким образом, производится сдвиг N-ого чипа группового сигнала на один чип для анализа следующего по времени чипа группового сигнала.In the case when the output of the third decoder 18 appears "1", that is, the number of checks began to exceed the threshold value q, then it goes through the inverter 19 to one of the inputs of the logic element "OR" 16. The second input of element 16, as mentioned above , “0” is received, that is, the number of successful checks has not exceeded the value equal to r, therefore, “0” appears on its output, which goes to the third input of the switch 6, and also as a zeroing signal to the counters 14 and 17. In the case, when the control input of the switch 6 comes with drove the control device comprising searching and checking the validity of the found matching, the signal from its third input is switched to prohibit input of the first prohibition unit 7, thereby permitting passage of signal from the frequency divider 9 to its output. The signal from the output of the first inhibit block 7 goes to the inhibitory input of the second inhibit block 8, thereby prohibiting the passage of the signal from the output of the VHF and PTI 2 to the input of the frequency divider 9. Therefore, clock pulses delayed (shifted) by one clock interval. Thus, the Nth chip of the group signal is shifted by one chip to analyze the next in time chip of the group signal.

Если же с выхода третьего дешифратора 18 поступает «0» через инвертор 19 на вход логического элемента «ИЛИ» 16, то есть количество проверок не достигло величины порогового значения q, а на второй его вход также поступает «0» с выхода второго дешифратора 15, то сдвиг не производится, так как на выходе логического элемента «ИЛИ» 16 появляется «1». Этот сигнал поступает как описано выше на запрещающий вход первого блока запрета 7, запрещая прохождение сигнала с выхода делителя частоты 9 на запрещающий вход второго блока запрета 8, тем самым не производя задержку (сдвиг) импульсов тактовой частоты, поступающих на вход делителя частоты 9.If the output of the third decoder 18 receives “0” through the inverter 19 to the input of the logical element “OR” 16, that is, the number of checks has not reached the threshold q, and its second input also receives “0” from the output of the second decoder 15, then the shift is not performed, since the output of the logical element "OR" 16 appears "1". This signal is supplied, as described above, to the inhibitory input of the first inhibit block 7, prohibiting the signal from passing from the output of the frequency divider 9 to the inhibitory input of the second inhibitory block 8, thereby not delaying (shifting) the clock pulses received at the input of the frequency divider 9.

Если на выходе компаратора 5 появилась «1», то есть амплитуда N-ого чипа группового сигнала превышает пороговое значение N/2, сигнал, поступающий, как описано выше, через коммутатор 6 на разрешающий вход дополнительного второго ключевого блока 10, открывает вход интегратора 11 для интегрирования амплитуд чипов группового сигнала. Результат интегрирования поступает через дополнительный третий ключевой блок 12, на первый дешифратор 13, и в качестве сигнала обнуления на интегратор 11. Если результат интегрирования равен N, то на выходе первого дешифратора 15 появляется «1», которая поступает на вход первого счетчика 14 и увеличивает его показание, тем самым производится фиксация удачной проверки найденного состояния синхронизма. Иначе появляется на выходе «0», который не увеличивает показания данного счетчика и сигнализирует о том, что был найден ложный синхронизм и требуется произвести сдвиг анализируемого чипа, как описано выше. По превышению показания If “1” appeared at the output of the comparator 5, that is, the amplitude of the N-th chip of the group signal exceeds the threshold value N / 2, the signal received, as described above, through the switch 6 to the enable input of the additional second key block 10, opens the input of the integrator 11 to integrate the amplitudes of the group signal chips. The result of integration goes through an additional third key block 12, to the first decoder 13, and as a signal of zeroing to the integrator 11. If the result of integration is N, then the output of the first decoder 15 appears “1”, which goes to the input of the first counter 14 and increases his testimony, thereby fixing a successful verification of the found state of synchronism. Otherwise, “0” appears at the output, which does not increase the reading of this counter and signals that a false synchronism has been found and that it is necessary to shift the analyzed chip, as described above. In excess of indication

счетчика 14 величины равной r, на выходе второго дешифратора 15, появляется «1», которая поступает на вход логического элемента «ИЛИ» 16. Если на второй его вход поступает «1» или «0», соответственно инвертированное значение «0» или «1» с выхода третьего дешифратора 18, сдвиг не производится, так как на выходе логического элемента «ИЛИ» 16 появляется в этих случаях всегда значение «1», которое запрещает прохождение сигнала с выхода делителя частоты 9 на запрещающий вход второго блока запрета 8. В этом случае на выходе делителя частоты 9 появляется периодическая маркерная последовательность синхронизирующих импульсов, которая синхронизирована по интервалам ортогональности входного группового сигнала.counter 14 of a value equal to r, at the output of the second decoder 15, “1” appears, which goes to the input of the logical element “OR” 16. If “1” or “0” arrives at its second input, the inverted value is “0” or “ 1 "from the output of the third decoder 18, the shift is not performed, since the output of the logic element" OR "16 always displays the value" 1 "in these cases, which prohibits the passage of the signal from the output of the frequency divider 9 to the inhibit input of the second block of prohibition 8. V In this case, the output of the frequency divider 9 appears ne a periodic marker sequence of synchronizing pulses, which is synchronized by the orthogonality intervals of the input group signal.

Проверка истинности найденного синхронизма группового сигнала по интервалам ортогональности по второму варианту (см. фиг.3) в предлагаемом устройстве может осуществляться следующим образом.Verification of the found synchronism of the group signal at intervals of orthogonality in the second embodiment (see figure 3) in the proposed device can be carried out as follows.

Входной импульсно-аналоговый групповой сигнал из канала связи поступает через буферный согласующий каскад 1 и ключевой блок 3 на вход ЗУ 4, где значение амплитуды чипа группового сигнала сохраняется в памяти. Сигнал с выхода буферного согласующего каскада 1, также поступает на первый вход коммутатора 6, но в данной реализации он не используется, то есть первый выход коммутатора 6 не используется.The input pulse-analog group signal from the communication channel enters through the buffer matching stage 1 and key block 3 to the input of the memory 4, where the amplitude value of the group signal chip is stored in memory. The signal from the output of the buffer matching stage 1 also arrives at the first input of switch 6, but it is not used in this implementation, that is, the first output of switch 6 is not used.

С помощью ВКТЧ и ФТИ 2 формируется периодическая последовательность тактовых импульсов с частотой следования чиповых интервалов. Ключевой блок 3 открывает вход ЗУ 4, если на его второй вход поступает импульс с выхода делителя частоты 9. Таким образом, в ЗУ 4 поступает каждый N-ый чип группового сигнала. Делитель частоты 9 предназначен для деления периодической последовательности тактовых импульсов с выхода ВКТЧ и ФТИ 2 на N.With the help of VHF and PTI 2, a periodic sequence of clock pulses is formed with a frequency of repetition of chip intervals. The key unit 3 opens the input of the memory 4 if a pulse from the output of the frequency divider 9 arrives at its second input. Thus, every N-th chip of the group signal is supplied to the memory 4. The frequency divider 9 is intended for dividing the periodic sequence of clock pulses from the output of the VHF and PTI 2 by N.

Сохраненное в ЗУ 4 значение амплитуды N-ого чипа поступает на вход компаратора 5, где сравнивается с пороговым значением N/2, которое подается на его второй вход. Результат сравнения амплитуды N-ого чипа группового сигнала с пороговым значением появляется на выходе компаратора 5, причем, в случае превышения амплитуды чипа порогового значения на его выходе появляется «1», иначе «0». Если на выходе компаратора 5 появился «0», который поступает на второй вход коммутатора 6, и на управляющем входе коммутатора 6 присутствует сигнал, включающий устройство поиска и проверки истинности найденного синхронизма, сигнал с его второго выхода поступает на вход первого счетчика 14, предназначенного для подсчета количества успешных проверок, то есть проверок, в которых амплитудное значение N-ого чипа группового сигнала превышает пороговое значение N/2. Сигнал с выхода данного счетчика 14 поступает на вход четвертого дешифратора 20, который предназначен для сравнения на равенство или превышение результата подсчета успешных проверок счетчиком 14 с пороговым значением r. Если количество успешных проверок достигло или превысило пороговое значение r, то с выхода четвертого The amplitude value of the N-th chip stored in the memory 4 is fed to the input of the comparator 5, where it is compared with the threshold value N / 2, which is supplied to its second input. The result of comparing the amplitude of the Nth chip of the group signal with a threshold value appears at the output of the comparator 5, and, if the amplitude of the chip exceeds the threshold value, “1” appears on its output, otherwise, “0”. If the output of the comparator 5 appeared "0", which is fed to the second input of the switch 6, and at the control input of the switch 6 there is a signal that includes a device for searching and verifying the validity of the detected synchronism, the signal from its second output is fed to the input of the first counter 14, intended for counting the number of successful checks, that is, checks in which the amplitude value of the Nth chip of the group signal exceeds the threshold value N / 2. The signal from the output of this counter 14 is fed to the input of the fourth decoder 20, which is intended to be compared for equality or excess of the result of counting successful checks by counter 14 with a threshold value r. If the number of successful checks has reached or exceeded the threshold value r, then from the output of the fourth

дешифратора 20 поступает «1» на один из входов логического элемента «ИЛИ» 16. В противном случае на его вход поступает «0» с выхода четвертого блока дешифратора 20. На второй вход логического элемента «ИЛИ» 16 поступает сигнал через инвертор 19 с выхода пятого дешифратора 21, предназначенного для сравнения на равенство пороговому значению q результата, поступающего с выхода второго счетчика 17. Данный счетчик подсчитывает количество импульсов маркерной последовательности с выхода делителя частоты 9, то есть общее количество проверок.the decoder 20 receives "1" at one of the inputs of the logical element "OR" 16. Otherwise, its input receives "0" from the output of the fourth block of the decoder 20. The second input of the logical element "OR" 16 receives a signal through the inverter 19 from the output fifth decoder 21, designed to compare the equality to the threshold value q of the result from the output of the second counter 17. This counter counts the number of pulses of the marker sequence from the output of the frequency divider 9, that is, the total number of checks.

В случае когда общее количество проверок достигло порогового значения, на выходе пятого дешифратора 21 появляется «1», иначе «0». Данный сигнал с выхода дешифратора 21 поступает через инвертор 19 на второй вход логического элемента «ИЛИ» 16. Если на его один вход поступил сигнал «1» от четвертого дешифратора 20, а на второй вход сигнал «0», то есть «1» от пятого блока дешифратора 27, то на его выходе появляется «1», которая поступает на третий вход коммутатора 6, где коммутируется, в данном случае, с запрещающим входом первого блока запрета 7 и запрещает прохождение импульса с выхода делителя частоты 9 на запрещающий вход второго блока запрета 8, тем самым не производя задержку (сдвиг) тактовых импульсов с выхода ВКТЧ и ФТИ 2. Сигнал с выхода логического элемента ИЛИ 16 также поступает в качестве сигнала обнуления на счетчики 14 и. 17.In the case when the total number of checks has reached a threshold value, the output of the fifth decoder 21 appears “1”, otherwise “0”. This signal from the output of the decoder 21 enters through the inverter 19 to the second input of the logical element "OR" 16. If its one input received a signal "1" from the fourth decoder 20, and to the second input a signal "0", that is, "1" from of the fifth block of the decoder 27, then “1” appears on its output, which goes to the third input of the switch 6, where it is switched, in this case, with the inhibit input of the first block of prohibition 7 and prohibits the passage of the pulse from the output of the frequency divider 9 to the inhibit input of the second block ban 8, thereby not delaying ( Mot) clock output from VKTCH and PTI 2. The output of the OR gate 16 is also supplied as a reset signal to the counters 14 and. 17.

В случае, когда на один вход логического элемента «ИЛИ» 16 поступает сигнал «1» от четвертого дешифратора 20, а на второй вход сигнал «1», то есть «0» от пятого дешифратора 21, или в случае, когда поступает сигнал «0» от четвертого дешифратора 20 и «0» от пятого дешифратора 21, то на его выходе появляется сигнал «1», который запрещает производить задержку (сдвиг) тактовых импульсов, как описано выше. В данных случаях на выходе делителя частоты 9 появляется периодическая маркерная последовательность синхронизирующих импульсов, которая синхронизирована по интервалам ортогональности входного группового сигнала.In the case when the signal “1” from the fourth decoder 20 is received at one input of the OR gate 16, and the signal “1”, that is, “0” from the fifth decoder 21, or in the case when the signal “ 0 "from the fourth decoder 20 and" 0 "from the fifth decoder 21, then the signal" 1 "appears at its output, which prevents the delay (shift) of clock pulses, as described above. In these cases, a periodic marker sequence of synchronizing pulses appears at the output of the frequency divider 9, which is synchronized over the orthogonality intervals of the input group signal.

Если на один вход логического элемента «ИЛИ» 16 поступает «0» с выхода четвертого дешифратора 20, а на второй вход поступает «0» («1» с выхода пятого дешифратора 21), то есть за q проверок не было найдено r подтверждений истинности найденного синхронизма, то на выходе логического элемента «ИЛИ» 16 появляется «0», который коммутируется посредством коммутатора 6 с запрещающим входом первого блока запрета и разрешает прохождение импульса с выхода делителя частоты 9 на запрещающий вход второго запрещающего блока 8. Таким образом, производится сдвиг N-ого чипа группового сигнала на один чип для анализа следующего по времени чипа группового сигнала.If one input of the OR gate 16 receives “0” from the output of the fourth decoder 20, and the second input receives “0” (“1” from the output of the fifth decoder 21), that is, r verifications of truth were not found for q checks found synchronism, then the output of the logic element "OR" 16 appears "0", which is switched by means of the switch 6 with the inhibit input of the first inhibit block and allows the passage of the pulse from the output of the frequency divider 9 to the inhibit input of the second inhibit block 8. Thus, a shift is made N- th baseband chip on one chip for analysis of the next time baseband chip.

Рассмотрим пример реализации блоков предлагаемого устройства.Consider an example of the implementation of the blocks of the proposed device.

Буферный согласующий каскад 1 может быть выполнен согласно (См. Буга Н.Н., Фалько А.И., Чистяков Н.И. Радиоприемные устройства. М.: «Радио и Связь», 1986, стр.55-57).The buffer matching cascade 1 can be performed according to (See Bug NN, Falko AI, Chistyakov NI Radio receivers. M: Radio and Communication, 1986, pp. 55-57).

Выделитель тактовой частоты и формирователь тактовых импульсов 2 может быть выполнен согласно (См. Мальцева Л.А., Фромберг Э.М., Ямпольский B.C. Основы цифровой техники. М.: «Радио и связь» 1987, стр.28-33).A clock selector and a pulse shaper 2 can be performed according to (See Maltseva L.A., Fromberg E.M., Yampolsky B.C. Fundamentals of Digital Technology. M: Radio and Communication 1987, p. 28-33).

Ключевые блоки можно выполнить согласно (См. Гивоне Д., Россер Р. Микропроцессоры и микрокомпьютеры. М.: «Мир», 1983, стр.147-148).Key blocks can be performed according to (See Givone D., Rosser R. Microprocessors and microcomputers. M: Mir, 1983, pp. 147-148).

Запоминающее устройство 4 может быть выполнено согласно (См. Мальцева Л.А., Фромберг Э.М., Ямпольский B.C. Основы цифровой техники. М.: «Радио и связь» 1987, стр.79-82.).The storage device 4 can be performed according to (See Maltseva L.A., Fromberg E.M., Yampolsky B.C. Fundamentals of digital technology. M: Radio and Communication 1987, pp. 79-82.).

Блоки запрета можно выполнить согласно (См. Гивоне Д., Россер Р. Микропроцессоры и микрокомпьютеры. М.: «Мир», 1983, стр.85.).The prohibition blocks can be executed according to (See Givone D., Rosser R. Microprocessors and microcomputers. M: Mir, 1983, p. 85.).

Компаратор 5 может быть выполнен согласно (См. Клингман Э. Проектирование микропроцессорных систем. М.: «Мир», 1980. стр.96.).The comparator 5 can be performed according to (See Klingman E. Design of microprocessor systems. M.: "Mir", 1980. p. 96.).

Коммутатор 6 может быть выполнен согласно (См. Клингман Э. Проектирование микропроцессорных систем. М.: «Мир», 1980. стр.97.).Switch 6 can be made according to (See Klingman E. Designing of microprocessor systems. M.: Mir, 1980. p. 97.).

Делитель частоты 8 может быть выполнен согласно (См. Мальцева Л.А., Фромберг Э.М., Ямпольский B.C. Основы цифровой техники. М.: «Радио и связь» 1987, стр.40-43.).The frequency divider 8 can be performed according to (See Maltseva L.A., Fromberg E.M., Yampolsky B.C. Fundamentals of digital technology. M: Radio and Communication 1987, pp. 40-43.).

Интегратор 10 может быть выполнен согласно (См. Мальцева Л.А., Фромберг Э.М., Ямпольский B.C. Основы цифровой техники. М.: «Радио и связь» 1987, стр.53-54.).The integrator 10 can be performed according to (See Maltseva L.A., Fromberg E.M., Yampolsky B.C. Fundamentals of digital technology. M: "Radio and communications" 1987, pp. 53-54.).

Счетчики можно выполнить согласно (См. Мальцева Л.А., Фромберг Э.М., Ямпольский B.C. Основы цифровой техники. М.: «Радио и связь» 1987, стр.40-43.).Counters can be performed according to (See Maltseva L.A., Fromberg E.M., Yampolsky B.C. Fundamentals of digital technology. M: Radio and Communication 1987, pp. 40-43.).

Логический элемент ИЛИ 15 может быть выполнен согласно (См. Хилбурн Д., Джулич П. МикроЭВМ и микропроцессоры. М.: «Мир» 1979, стр.18-20.).The logical element OR 15 can be performed according to (See Hilburn D., Dzhulich P. Microcomputers and microprocessors. M .: "Mir" 1979, pp. 18-20.).

Дешифраторы можно выполнить согласно (См. Мальцева Л.А., Фромберг Э.М., Ямпольский B.C. Основы цифровой техники. М.: «Радио и связь» 1987, стр.47-52.).Decoders can be performed according to (See Maltseva L.A., Fromberg E.M., Yampolsky B.C. Fundamentals of Digital Technology. M: Radio and Communication 1987, pp. 47-52.).

Инвертор 18 может быть выполнен согласно (См. Хилбурн Д., Джулич П. МикроЭВМ и микропроцессоры. М.: «Мир» 1979, стр.21.).The inverter 18 can be performed according to (See Hilburn D., Dzhulich P. Microcomputers and microprocessors. M .: "Mir" 1979, p.21.).

Реализация блоков предлагаемого устройства может быть также осуществлена программным способом путем формирования необходимых элементов с помощью программируемых логических интегральных схем (ПЛИС).The implementation of the blocks of the proposed device can also be carried out programmatically by forming the necessary elements using programmable logic integrated circuits (FPGA).

Буферный согласующий каскад 1 может быть выполнен согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-103.)Buffer matching cascade 1 can be performed according to (See "HAST Libraries Guide" XILINX, 1994, pp. 3-103.)

Ключевые блоки можно выполнить согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-403 - 3-382)Key blocks can be executed according to (See “HAST Libraries Guide” XILINX, 1994, pp. 3-403 - 3-382)

Запоминающее устройство 4 может быть выполнено согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-366 - 3-416).The storage device 4 can be made according to (See "HAST Libraries Guide" XILINX, 1994, pp.3-366 - 3-416).

Блоки запрета можно выполнить согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-93.)Prohibition blocks can be executed according to (See “HAST Libraries Guide” XILINX, 1994, pp. 3-93.)

Компаратор 5 может быть выполнен согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-211 - 3-222.)Comparator 5 can be performed according to (See "HAST Libraries Guide" XILINX, 1994, pp. 3-211 - 3-222.)

Коммутатор 6 может быть выполнен согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-351 - 3-355.)Switch 6 can be configured according to (See “HAST Libraries Guide” XILINX, 1994, pp. 3-351 - 3-355.)

Делитель частоты 8 может быть выполнен согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-109 - 3-175).The frequency divider 8 can be made according to (See "HAST Libraries Guide" XILINX, 1994, pp. 3-109 - 3-175).

Интегратор 10 может быть выполнен согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-36 - 3-51.)The integrator 10 can be performed according to (See "HAST Libraries Guide" XILINX, 1994, pp. 3-36 - 3-51.)

Счетчики можно выполнить согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-109 - 3-175.)Counters can be done according to (See “HAST Libraries Guide” XILINX, 1994, pp. 3-109 - 3-175.)

Логический элемент ИЛИ 15 может быть выполнен согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-385).The OR gate 15 can be executed according to (See “HAST Libraries Guide” XILINX, 1994, pp. 3-385).

Дешифраторы можно выполнить согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-227 - 3-230.)Decoders can be executed according to (See “HAST Libraries Guide” XILINX, 1994, pp. 3-227 - 3-230.)

Инвертор 18 может быть выполнен согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-328.)Inverter 18 may be configured according to (See “HAST Libraries Guide” XILINX, 1994, pp. 3-328.)

Приложениеapplication

Исследование свойств группового сигнала УолшаThe study of the properties of the Walsh group signal

Исследуются свойства группового сигнала в системе с кодовым разделением каналов, представляющего собой сумму функций Уолша - канальных переносчиков.The properties of a group signal in a system with code division of channels, which is the sum of the Walsh functions — channel carriers — are studied.

Пусть в N-мерном базисе Уолша нулевая (по Уолшу) функция постоянна и равна 1, а все остальные N-1 функций модулированы равновероятными информационными битами «1» (в этом случае соответствующий канальный переносчик присутствует в групповом сигнале) или «0» (в этом случае соответствующий канальный переносчик в групповом сигнале отсутствует), причем длительность информационного бита равна длительности интервала ортогональности, состоящего из N чипов. Тогда справедливо следующие положения.Suppose that in the N-dimensional Walsh basis the zero (according to Walsh) function is constant and equal to 1, and all other N-1 functions are modulated by the equally probable information bits “1” (in this case, the corresponding channel carrier is present in the group signal) or “0” (in in this case, the corresponding channel carrier is absent in the group signal), and the duration of the information bit is equal to the duration of the orthogonality interval, consisting of N chips. Then the following points are true.

Свойство №1. Если количество ν функций Уолша в любом интервале ортогональности, модулированных информационным битом «1», равно или превышает N/2, то амплитудное значение mi первого чипа группового сигнала в этом интервале удовлетворяет неравенству и является наибольшим по сравнению с амплитудными значениями mi других чипов этого интервала, причем mi≤N/2 (i=2, 3, ..., N).Property number 1. If the number ν of Walsh functions in any interval of orthogonality modulated by information bit “1” is equal to or greater than N / 2, then the amplitude value m i of the first group signal chip in this interval satisfies the inequality and is the largest in comparison with the amplitude values m i of other chips of this interval, and m i ≤N / 2 (i = 2, 3, ..., N).

Доказательство.Evidence.

Для наглядности, без потери общности исследования, рассмотрим случай N=8. Соответствующий этому базису набор функций Уолша, упорядоченных по Уолшу, представлен в табл.1.For clarity, without loss of generality of the study, we consider the case N = 8. The set of Walsh functions corresponding to this basis, ordered by Walsh, is presented in Table 1.

Таблица 1Table 1 № функции УолшаWalsh Function Number Амплитуда чипаChip amplitude 1 чип1 chip 2 чип2 chip 3 чип3 chip 4 чип4 chip 5 чип5 chip 6 чип6 chip 7 чип7 chip 8 чип8 chip 00 1one 1one 1one 1one 1one 1one 1one 1one 1one 1one 1one 1one 1one -1-one -1-one -1-one -1-one 22 1one 1one -1-one -1-one -1-one -1-one 1one 1one 33 1one 1one -1-one -1-one 1one 1one -1-one -1-one 4four 1one -1-one -1-one 1one 1one -1-one -1-one 1one 55 1one -1-one -1-one 1one -1-one 1one 1one -1-one 66 1one -1-one 1one -1-one -1-one 1one -1-one 1one 77 1one -1-one 1one -1-one 1one -1-one 1one -1-one

Как видно из табл.1, значения всех функций Уолша в первом чипе равны 1. Поэтому групповой сигнал, представляющий собой сумму всех канальных переносчиков, в первом чипе всегда положителен. Его численное значение равно m1=N-u, где u - количество канальных переносчиков, модулированных в данном интервале ортогональности информационным битом «0». В то же время значение сигнала в любом другом чипе указанного интервала не может превышать N/2, поскольку N/2 символов в каждом таком чипе отрицательны и равны -1. Тогда из условия N-u>N/2 следует, что при u<N/2 значение группового сигнала в первом чипе максимально по сравнению с его значениями mi во всех остальных чипах того же интервала, mi>N/2 для i=1 и mi<N/2 для i=2, 3, ..., N. При u>N/2 имеем mi<N/2 для i=1, 2, 3, ..., N. В этом случае значения сигнала в первом и других (всех или некоторых) чипах одного и того же интервала могут быть одинаковыми. Таким образом, сформулированное выше утверждение доказано. Полученные результаты представлены в табл.2.As can be seen from Table 1, the values of all the Walsh functions in the first chip are 1. Therefore, the group signal, which is the sum of all channel carriers, in the first chip is always positive. Its numerical value is equal to m 1 = Nu, where u is the number of channel carriers modulated in the given interval of orthogonality by the information bit “0”. At the same time, the signal value in any other chip of the specified interval cannot exceed N / 2, since N / 2 characters in each such chip are negative and equal to -1. Then from the condition Nu> N / 2 it follows that for u <N / 2 the value of the group signal in the first chip is maximum in comparison with its values m i in all other chips of the same interval, m i > N / 2 for i = 1 and m i <N / 2 for i = 2, 3, ..., N. For u> N / 2 we have m i <N / 2 for i = 1, 2, 3, ..., N. In this case the signal values in the first and other (all or some) chips of the same interval can be the same. Thus, the statement stated above is proved. The results are presented in table.2.

Таблица 2table 2 Количество u информационных битов «0»The number u of information bits "0" u<N/2u <N / 2 u≥N/2u≥N / 2 Количество ν информационных битов «1»The number ν of information bits "1" ν≥N/2ν≥N / 2 ν<N/2ν <N / 2 Амплитуда mi первого чипа группового сигналаAmplitude m i of the first group signal chip m1>N/2m 1 > N / 2 m1≤N/2m 1 ≤N / 2 Амплитуда mi остальных чипов группового сигнала (i=2, 3, ..., N)Amplitude m i of the remaining group signal chips (i = 2, 3, ..., N) mi<N/2m i <N / 2 mi≤N/2m i ≤N / 2

Свойство №2. Сумма амплитудных значений mi чипов группового сигнала в любом интервале ортогональности канальных переносчиков равна N.Property No. 2. The sum of the amplitude values m i of the group signal chips in any channel carrier orthogonality interval is N.

Доказательство.Evidence.

Для наглядности, без потери общности исследования, также рассмотрим случай N=8. Соответствующий этому базису набор функций Уолша, упорядоченных по Уолшу, представлен в табл.1.For clarity, without losing the generality of the study, we also consider the case N = 8. The set of Walsh functions corresponding to this basis, ordered by Walsh, is presented in Table 1.

Как видно из табл.1, сумма амплитуд всех чипов любой функции Уолша, кроме нулевой, при информационном бите «1» равна 0. При информационном бите «0» эта сумма тоже равна нулю, то есть любая функция Уолша из N-мерного базиса, кроме нулевой функции, не содержит постоянной составляющей. При этом сумма чипов нулевой функции Уолша равна 8, то есть размерности базиса N.As can be seen from Table 1, the sum of the amplitudes of all the chips of any Walsh function, except for zero, with information bit “1” is 0. With information bit “0” this sum is also zero, that is, any Walsh function from the N-dimensional basis, except for the zero function, does not contain a constant component. In this case, the sum of the chips of the zero Walsh function is 8, i.e., the dimension of the basis N.

Следовательно, сумма амплитудных значений чипов группового сигнала, представляющего собой сумму всех канальных переносчиков, постоянна и равна N в любом интервале ортогональности, что и требовалось доказать.Consequently, the sum of the amplitude values of the group signal chips, which is the sum of all channel carriers, is constant and equal to N in any interval of orthogonality, as required.

Claims (3)

1. Устройство синхронизации группового сигнала по интервалам ортогональности функций Уолша в системе передачи информации с кодовым разделением каналов содержит буферный согласующий каскад, запоминающее устройство, компаратор, отличающееся тем, что введен ключевой блок, выделитель тактовой частоты, формирователь тактовых импульсов, делитель частоты, первый и второй блоки запрета, коммутатор, при этом выход буферного согласующего каскада подключен к одному из входов ключевого блока, ко входу выделителя тактовой частоты, а также к первому входу коммутатора, выход ключевого блока подключен ко входу запоминающего устройства, выход которого подключен к одному из входов компаратора, на второй вход которого подан сигнал постоянной величины, равной N/2, где N - общее число канальных переносчиков, выход компаратора подключен ко второму входу коммутатора, первый и второй выходы коммутатора являются выходами для подключения к устройству поиска и проверки истинности найденного синхронизма, а третий его выход подключен к запрещающему входу первого блока запрета, выход которого подключен к запрещающему входу второго блока запрета выход выделителя тактовой частоты подключен к информационному входу второго блока запрета, выход которого подключен ко входу делителя частоты, а выход делителя частоты подключен к информационному входу первого блока запрета и к разрешающему входу ключевого блока и является выходом устройства синхронизации для подключения к декодеру.1. The synchronization device of the group signal at intervals of the orthogonality of the Walsh functions in the information transmission system with code division multiplexing comprises a buffer matching stage, a storage device, a comparator, characterized in that a key block, a clock isolator, a clock shaper, a frequency divider, the first and the second prohibition blocks, the switch, while the output of the buffer matching stage is connected to one of the inputs of the key block, to the input of the clock selector, as well as to the first at the input of the switch, the output of the key unit is connected to the input of the storage device, the output of which is connected to one of the inputs of the comparator, the second input of which is supplied with a constant signal equal to N / 2, where N is the total number of channel carriers, the output of the comparator is connected to the second input of the switch, the first and second outputs of the switch are outputs for connecting to the search device and verifying the truth of the detected synchronism, and its third output is connected to the inhibit input of the first prohibition block, the output of which is under The output of the clock isolator is connected to the inhibitory input of the second inhibit block. It is connected to the information input of the second inhibit block, the output of which is connected to the input of the frequency divider, and the output of the frequency divider is connected to the information input of the first inhibit block and to the enable input of the key block. connection to the decoder. 2. Устройство по п.1, отличающееся тем, что дополнительно содержит устройство поиска и проверки истинности найденного синхронизма, включающего интегратор, дополнительные второй и третий ключевые блоки, первый, второй и третий дешифраторы, первый и второй счетчики, логический элемент ИЛИ, инвертор, при этом разрешающий вход дополнительного второго ключевого блока является входом для подключения второго выхода коммутатора, а его выход соединен со входом интегратора, запрещающий вход дополнительного второго ключевого блока является входом для подключения к первому выходу коммутатора, выход интегратора подключен через дополнительный третий ключевой блок ко входу первого дешифратора, выход которого подключен ко входу первого счетчика, выход которого подключен ко входу второго дешифратора, выход которого подключен к одному из входов логического элемента ИЛИ, выход которого является выходом для подключения к третьему входу коммутатора, запрещающий вход первого блока запрета является входом для подключения к третьему выходу коммутатора, разрешающий вход третьего ключевого блока соединен с выходом делителя частоты, и со входом второго счетчика, выход которого подключен ко входу третьего дешифратора, выход которого через инвертор подключен ко второму входу логического элемента ИЛИ.2. The device according to claim 1, characterized in that it further comprises a device for searching and verifying the validity of the found synchronism, including an integrator, additional second and third key blocks, first, second and third decoders, first and second counters, OR gate, inverter, wherein the enabling input of the additional second key block is the input for connecting the second output of the switch, and its output is connected to the integrator’s input, the inhibiting input of the additional second key block is the input to connect to the first output of the switch, the integrator output is connected through an additional third key block to the input of the first decoder, the output of which is connected to the input of the first counter, the output of which is connected to the input of the second decoder, the output of which is connected to one of the inputs of the OR logic element, the output of which is the output for connecting to the third input of the switch, prohibiting the input of the first block of prohibition is the input for connecting to the third output of the switch, allowing the input of the third key about the unit is connected to the output of the frequency divider, and to the input of the second counter, the output of which is connected to the input of the third decoder, the output of which through the inverter is connected to the second input of the OR logic element. 3. Устройство по п.1, отличающееся тем, что оно дополнительно содержит устройство поиска и проверки истинности найденного синхронизма, включающего первый и второй счетчики, четвертый и пятый дешифраторы, логический элемент ИЛИ, инвертор, при этом вход первого счетчика является входом для подключения второго выхода коммутатора, а выход первого счетчика подключен ко входу четвертого дешифратора, выход которого подключен к одному из входов логического элемента ИЛИ, выход которого является выходом для подключения к третьему входу коммутатора, запрещающий вход первого блока запрета является входом для подключения третьего выхода коммутатора, вход второго счетчика соединен с выходом делителя частоты, выход второго счетчика подключен ко входу пятого дешифратора, а его выход через инвертор подключен ко второму входу логического элемента ИЛИ.
Figure 00000001
3. The device according to claim 1, characterized in that it further comprises a device for searching and verifying the validity of the detected synchronism, including the first and second counters, the fourth and fifth decoders, an OR logic element, an inverter, while the input of the first counter is an input for connecting the second the output of the switch, and the output of the first counter is connected to the input of the fourth decoder, the output of which is connected to one of the inputs of the OR logic element, the output of which is the output for connecting to the third input of the switch a, the prohibiting input of the first prohibition block is an input for connecting the third output of the switch, the input of the second counter is connected to the output of the frequency divider, the output of the second counter is connected to the input of the fifth decoder, and its output through the inverter is connected to the second input of the OR gate.
Figure 00000001
RU2006140722/22U 2006-11-09 2006-11-09 GROUP SIGNAL SYNCHRONIZATION BY WALSH FUNCTIONS ORTHOGONALITY INTERVALS IN THE INFORMATION TRANSMISSION SYSTEM WITH CODE DIVISION OF CHANNELS RU62487U1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2006140722/22U RU62487U1 (en) 2006-11-09 2006-11-09 GROUP SIGNAL SYNCHRONIZATION BY WALSH FUNCTIONS ORTHOGONALITY INTERVALS IN THE INFORMATION TRANSMISSION SYSTEM WITH CODE DIVISION OF CHANNELS

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2006140722/22U RU62487U1 (en) 2006-11-09 2006-11-09 GROUP SIGNAL SYNCHRONIZATION BY WALSH FUNCTIONS ORTHOGONALITY INTERVALS IN THE INFORMATION TRANSMISSION SYSTEM WITH CODE DIVISION OF CHANNELS

Publications (1)

Publication Number Publication Date
RU62487U1 true RU62487U1 (en) 2007-04-10

Family

ID=38000758

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2006140722/22U RU62487U1 (en) 2006-11-09 2006-11-09 GROUP SIGNAL SYNCHRONIZATION BY WALSH FUNCTIONS ORTHOGONALITY INTERVALS IN THE INFORMATION TRANSMISSION SYSTEM WITH CODE DIVISION OF CHANNELS

Country Status (1)

Country Link
RU (1) RU62487U1 (en)

Similar Documents

Publication Publication Date Title
US6717977B1 (en) Apparatus for acquiring pseudo noise code and direct sequence code division multiple access receiver including the same
US7529291B2 (en) Methods and structures for rapid code acquisition in spread spectrum communications
US6771688B1 (en) Segmented architecture for multiple sequence detection and identification in fading channels
KR100436296B1 (en) Preamble search apparatus and method
US6779009B1 (en) Enhanced time-shared data correlator architecture and method
US20050207479A1 (en) Method and device for carrying out a plurality of correlation procedures in a mobile telephony environment
US6411610B1 (en) Correlation for synchronizing to long number sequences in communications systems
US6130906A (en) Parallel code matched filter
RU62487U1 (en) GROUP SIGNAL SYNCHRONIZATION BY WALSH FUNCTIONS ORTHOGONALITY INTERVALS IN THE INFORMATION TRANSMISSION SYSTEM WITH CODE DIVISION OF CHANNELS
CA1243737A (en) Self-synchronizing scrambler
US3306979A (en) Pulse code modulation systems
US7668273B2 (en) Method and apparatus for synchronization of a mobile radio receiver to a base station
US5953327A (en) Class of low cross correlation non-palindromic synchronization sequences for code tracking in synchronous multiple access communication systems
RU65322U1 (en) SYNCHRONIZATION SYSTEM BY THE WALSH FUNCTIONS ORTHOGONALITY INTERVALS FOR THE CODE DIVISION INFORMATION TRANSMISSION SYSTEM
US6967939B2 (en) Radio communication system using wideband code division multiple access (WCDMA)
US7142588B2 (en) Multi-peak detector of mobile telecommunication system and method thereof
EP0626771A2 (en) Method and apparatus for detection of the sampling phase and subsequent sampling of the bits of a data packet
US6216105B1 (en) Method and device for differentiating between data and voice digital signals
SU1040617A1 (en) Device for measuring error ratio in digital channels of information transmission
KR100386575B1 (en) PN code correlator and Method for acquisition received signal&#39;s synchronization using the same
US6408017B1 (en) High speed demux parallel correlator system
RU2337488C1 (en) Device for multichannel digital signal transfer with speed conversion
RU2251815C9 (en) Method for finding broadband signal and device for implementation of said method
RU2110890C1 (en) Device for detecting signals with programmed operating frequency variation
SU437236A1 (en) Error recorder

Legal Events

Date Code Title Description
MM1K Utility model has become invalid (non-payment of fees)

Effective date: 20081110