RU65322U1

RU65322U1 - SYNCHRONIZATION SYSTEM BY THE WALSH FUNCTIONS ORTHOGONALITY INTERVALS FOR THE CODE DIVISION INFORMATION TRANSMISSION SYSTEM

Info

Publication number: RU65322U1
Application number: RU2007111973/22U
Authority: RU
Inventors: Виктор Элизарович Гуревич; Вячеслав Александрович Савичев
Priority date: 2007-03-27
Filing date: 2007-03-27
Publication date: 2007-07-27

Abstract

Предлагаемая полезная модель относится к технике цифровой связи и предназначена для использования в передающей и приемной частях системы передачи информации с кодовым разделением каналов (CDMA), в которой переносчиками канальных сигналов являются сигналы, изменяющиеся во времени по законам ортогональных функций Уолша. Задачей полезной модели является уменьшение времени вхождения в синхронизм при одновременном обеспечении независимости работы системы от статистической структуры информационного сигнала и ее упрощении. Решение задачи обеспечивается единым творческим замыслом, реализуемым двумя вариантами системы, состоящим в том, что на передающей стороне системы CDMA формируется синхрогруппа, формируемая в начале каждого интервала ортогональности группового сигнала в виде, по меньшей мере, одного чипа (импульса). При этом в системе по первому варианту она формируется в передающей части согласно условию: -N≤A_син<-N/2, где N - общее число канальных переносчиков, а А_син - относительное амплитудное значение чипа синхрогруппы, а в приемной части осуществляется поиск этой синхрогруппы и при ее отыскании установление синхронизма передающей и приемной частей системы CDMA по интервалам ортогональности Уолша. В системе по второму варианту формируется синхрогруппа, состоящая из двух чипов исходя из условия: N/2<A_1,2син≤N и A_1син≠A_2син, что, в частности, позволяет сократить динамический диапазон группового сигнала. А в приемной части также осуществляется поиск этой синхрогруппы и установление синхронизма передающей и приемной частей системы CDMA. 2 с.п.п. ф-лы и 4 илл.The proposed utility model relates to digital communication technology and is intended for use in the transmitting and receiving parts of a code division multiplexing (CDMA) information transmission system in which channel signal carriers are signals that change in time according to the laws of Walsh orthogonal functions. The objective of the utility model is to reduce the time of entering synchronism while ensuring independence of the system from the statistical structure of the information signal and its simplification. The solution to the problem is provided by a single creative concept, implemented by two versions of the system, consisting in the fact that a synchro group is formed on the transmitting side of the CDMA system, which is formed at the beginning of each orthogonality interval of a group signal in the form of at least one chip (pulse). Moreover, in the system according to the first embodiment, it is formed in the transmitting part according to the condition: -N≤A _syn <-N / 2, where N is the total number of channel carriers, and A _syn is the relative amplitude value of the _sync group chip, and the search part is searched this sync group and, when it is found, the establishment of synchronism of the transmitting and receiving parts of the CDMA system over the Walsh orthogonality intervals. In the system according to the second embodiment, a _sync group is formed, consisting of two chips based on the condition: N / 2 <A _1,2syn ≤N and A _1sin ≠ A _2sin , which, in particular, allows to reduce the dynamic range of the group signal. And in the receiving part, this synchro group is also searched and the synchronization of the transmitting and receiving parts of the CDMA system is established. 2 s.p.p. f-ly and 4 ill.

Description

Предлагаемая полезная модель относится к технике цифровой связи и предназначена для использования в передающем и приемном устройствах системы передачи информации с кодовым разделением абонентских каналов (далее по тексту - CDMA), в которой переносчиками канальных (абонентских) сигналов являются сигналы, изменяющиеся во времени по законам ортогональных функций Уолша.The proposed utility model relates to digital communication technology and is intended for use in transmitting and receiving devices of a data transmission system with code division of subscriber channels (hereinafter referred to as CDMA), in which the transmitters of channel (subscriber) signals are signals that change in time according to the laws of orthogonal Walsh functions.

Все канальные переносчики в такой системе, кроме нулевого (по Уолшу), который не подвергается модуляции и его относительная величина постоянно равна 1, модулируются по амплитуде равновероятными информационными символами «1» (в этом случае соответствующий канальный переносчик присутствует в групповом сигнале) или «0» (в этом случае соответствующий канальный переносчик в групповом сигнале отсутствует).All channel carriers in such a system, except for zero (according to Walsh), which is not modulated and its relative value is constantly equal to 1, are modulated in amplitude by the equally probable information symbols “1” (in this case, the corresponding channel carrier is present in the group signal) or “0 »(In this case, the corresponding channel carrier in the group signal is absent).

Групповой сигнал системы CDMA представляет собой алгебраическую сумму модулированных канальных переносчиков. Общее число N канальных переносчиков является степенью числа 2, например, N=2ⁿ=8; 16; 32, ..., где n - положительное целое число.The CDMA group signal is the algebraic sum of modulated channel carriers. The total number N of channel carriers is a power of 2, for example, N = 2 ⁿ = 8; 16; 32, ..., where n is a positive integer.

Интервал ортогональности Т_о содержит N положительных и отрицательных импульсов - «чипов», каждый из которых расположен в своем «чиповом» временном интервале T_o/n.The orthogonality interval T _o contains N positive and negative impulses - “chips”, each of which is located in its “chip” time interval T _o / n.

В системах CDMA известны следующие системы, устройства и способы поиска и установки состояния синхронизма по интервалам ортогональности:In CDMA systems, the following systems, devices and methods for searching and setting the state of synchronism in the intervals of orthogonality are known:

1. Системы и способы синхронизации, использующие расчет и оценку корреляции в месте приема группового сигнала.1. Systems and methods of synchronization using the calculation and estimation of correlation in the place of reception of a group signal.

1.1 Система и способ, основанные на оценке корреляции входной последовательности чипов с эталонной последовательностью, осуществляемой на приемной стороне. Осуществление синхронизации по этому алгоритму заключается в следующем: формируют с помощью блока выборки соответствующие последовательности входных импульсов (подинтервальные группы) попарно и по столбцам, подают их на сумматор, затем, используя коррелятор, определяют корреляцию текущей последовательности чипов и эталонной, причем вместо 1.1 The system and method based on the assessment of the correlation of the input sequence of the chips with the reference sequence carried out on the receiving side. The synchronization according to this algorithm consists in the following: using the sampling block, the corresponding sequences of input pulses (sub-interval groups) are formed in pairs and in columns, fed to the adder, then, using the correlator, the correlation of the current sequence of chips and the reference is determined, and instead

корреляции со всей эталонной последовательностью, с помощью решающего устройства оценивают корреляцию только с суммированными подинтервальными группами, которые существенно короче. В самом простом случае может быть сформирована только единственная суммированная подинтервальная группа, которая охватывает все подинтервалы. Если из-за низкого отношения сигнал-шум это невозможно, то с помощью блока выборки формируют множество суммированных подинтервальных групп, с использованием части различных подинтервалов. В случае, когда результат корреляции не определен, повторно оценивают с помощью решающего устройства корреляцию наблюдаемой суммированной подинтервальной группы, также используя для этого коррелятор. После повторной оценки проверяют только несколько предположений с известным сдвигом по времени (см. патент США №2002080761, МПК: Н04В 7/216; H04J 3/06, опубликованный 27.06.2002).correlations with the entire reference sequence, using a solver, evaluate the correlation only with the summed sub-interval groups, which are significantly shorter. In the simplest case, only a single summed sub-interval group can be formed that covers all sub-intervals. If this is not possible due to the low signal-to-noise ratio, then a plurality of summed sub-interval groups are formed using the sampling unit, using some of the different sub-intervals. In the case when the correlation result is not determined, the correlation of the observed summed sub-interval group is re-evaluated using a resolver, also using the correlator for this. After reevaluation, only a few assumptions are checked with a known time shift (see US Pat. No. 2,02080761, IPC: H04B 7/216; H04J 3/06, published June 27, 2002).

1.2 Система и способ, основанные на оценке с помощью коррелятора корреляции между принятой и задержанной в линии обратной связи последовательностями чипов. Результат вычисления оценок коррелятора дает ошибку, которая поступает для сравнения с пороговым значением на вход компаратора. Согласно результату сравнения устанавливают необходимый временной сдвиг для установки истинного состояния синхронизма (см. патент Финляндии №0726658, МПК: Н04В 1/707; Н04J 3/06, опубликованный 14.08.1996).1.2 A system and method based on the correlation correlation estimation between the sequence of chips received and delayed in the feedback line. The result of calculating the correlator estimates gives an error, which is received for comparison with the threshold value at the input of the comparator. According to the comparison result, the necessary time shift is set to establish the true state of synchronism (see Finnish patent No. 0726658, IPC: Н04В 1/707; Н04J 3/06, published on 08/14/1996).

Однако использование описанных в п.п.1.1 и 1.2 систем и способов, основанных на оценке корреляции, приводит к большому времени поиска и вхождения в синхронизм и усложнению приемного оборудования.However, the use of systems and methods described in clauses 1.1 and 1.2 based on correlation estimation leads to a long search time and synchronization and complication of receiving equipment.

2. Известны также системы и методы поиска синхронизации, основанные на сравнении полученной в приемной части последовательности данных с эталонной последовательностью, которая хранится на приемной стороне в запоминающем устройстве.2. There are also known systems and methods for searching for synchronization, based on a comparison of the data sequence received in the receiving part with the reference sequence, which is stored on the receiving side in a storage device.

2.1. Система и способ, в котором сопоставляют каждую принятую последовательность кода синхронизации с соответствующей эталонной последовательностью, хранящейся в блоке памяти устройства синхронизации на приемной стороне системы CDMA. Принимаемые последовательности кода синхронизации, соответствующие 64 кодовым группам, определенным в системах CDMA, соответствуют 64 эталонным последовательностям. Реальную последовательность сравнивают, используя коррелятор и сумматор, с 64 эталонными последовательностями и определяют одну или две группы кода-кандидата, которые используют для базовой станции. Чтобы определить заданную кодовую группу и границу фрейма, сравнивают последовательный код синхронизации, переданный базовой станцией со 2.1. A system and method in which each received synchronization code sequence is matched with a corresponding reference sequence stored in a memory unit of the synchronization device on the receiving side of the CDMA system. Received synchronization code sequences corresponding to 64 code groups defined in CDMA systems correspond to 64 reference sequences. The actual sequence is compared, using the correlator and adder, with 64 reference sequences and one or two groups of the candidate code are determined, which are used for the base station. In order to determine a given code group and a frame boundary, a sequential synchronization code transmitted by the base station with

всеми кодами-кандидатами комбинаций данного кода, используя для этого сдвиговый регистр и компаратор (см. патент США №2002064211, МПК: Н04К 1/00, опубликованный 30.05.2002).all candidate codes for combinations of this code, using a shift register and a comparator for this (see US patent No.2002064211, IPC: H04K 1/00, published 05/30/2002).

2.2. Система и способ, заключающийся в том, что в блок памяти устройства синхронизации на приемной стороне системы CDMA записаны образцы чипов, которые представляют собой амплитуды последовательностей чипов с промежутками, меньшими, чем чиповые интервалы. Синхронизацию осуществляют путем поиска и сравнения набора образцов чипов и поступающей через буферный согласующий каскад последовательности данных, что реализуется следующими блоками: двумя регистрами, один из которых предназначен для хранения последовательности записанной из блока памяти, а второй для хранения поступающей входной последовательности чипов перемножителями разрядов регистров, сумматором и компаратором, при этом выход буферного согласующего каскада соединен с входом первого регистра, выходы данного регистра соединены с соответствующими входами перемножителей, выход блока памяти соединен с входом второго регистра, выходы которого соединены с соответствующими входами перемножителей, а выходы перемножителей соединены с входами сумматора, выход сумматора для сравнения соединен со входом компаратора. Если набор образцов чипов, записанных в регистр из блока памяти, и поступающая последовательность данных соответствуют друг другу, то полученные образцы чипов являются синхронизирующей последовательностью. В противном случае считывают из блока памяти следующий набор образцов чипов и проводят сравнение следующего набора и поступающей последовательности данных (см. патент США №6373881, МПК: H04L 27/30, опубликованный 16.04.2002).2.2. The system and method, which consists in the fact that in the memory block of the synchronization device on the receiving side of the CDMA system, samples of chips are recorded, which are the amplitudes of the sequences of chips with gaps smaller than the chip intervals. Synchronization is carried out by searching and comparing a set of chip samples and a data sequence received through a buffer matching cascade, which is implemented by the following blocks: two registers, one of which is used to store the sequence recorded from the memory block, and the second to store the incoming input sequence of chips by register multipliers, the adder and the comparator, while the output of the matching buffer cascade is connected to the input of the first register, the outputs of this register are connected us to corresponding inputs of the multipliers, the storage unit output is connected to an input of the second register, whose outputs are connected to respective inputs of the multipliers, and outputs of the multipliers are connected to the inputs of the adder, the adder output for comparison connected to the input of the comparator. If the set of chip samples recorded in the register from the memory unit and the incoming data sequence correspond to each other, then the obtained chip samples are a synchronizing sequence. Otherwise, the next set of chip samples is read from the memory unit and the next set and the incoming data sequence are compared (see US Pat. No. 6,373,881, IPC: H04L 27/30, published April 16, 2002).

Однако при использовании описанных в п.п.2.1 и 2.2 систем и способов поиска состояния синхронизма необходимо иметь быстродействующее запоминающее устройство большой емкости для хранения множества комбинаций возможных кодов, что приводит к усложнению приемного оборудования системы и увеличению времени вхождения в синхронизм.However, when using the systems and methods for searching for the state of synchronism described in clauses 2.1 and 2.2, it is necessary to have a high-speed mass storage device for storing many combinations of possible codes, which leads to a complication of the receiving equipment of the system and an increase in the time of synchronization.

3. Известны также системы поиска синхронизма, основанные на использовании статистических свойств группового сигнала системы CDMA.3. Synchronism search systems are also known, based on the use of the statistical properties of the group signal of the CDMA system.

3.1. Система, в основе которой лежит анализ группового сигнала Уолша на приемной стороне. Поиск синхронизма осуществляют путем сравнения полученного чипа группового сигнала с пороговым значением N/2 и по результатам сравнения принимается решение о синхронизации, что реализуется следующими блоками: буферным согласующим каскадом, выделителем тактовой частоты, ключевым 3.1. The system, which is based on the analysis of the Walsh group signal at the receiving side. The search for synchronism is carried out by comparing the received group signal chip with a threshold value of N / 2, and according to the results of the comparison, a decision is made on synchronization, which is implemented by the following blocks: buffer matching cascade, clock selector, key

блоком, запоминающим устройством, компаратором, предназначенными для сравнения чипа группового сигнала с пороговым значением N/2, коммутатором, предназначенным для подключения к устройству проверки истинности синхронизма, делителем частоты и двумя блоками запрета, при этом выход буферного согласующего каскада соединен с входом выделителя тактовой частоты и формирователя тактовых импульсов, с первым входом коммутатора, а также с входом ключевого блока, выход ключевого блока соединен с входом запоминающего устройства, выход которого соединен с одним из входов компаратора, на другой вход которого поступает сигнал постоянной величины, равной N/2, выход компаратора соединен со вторым входом коммутатора, первый и второй выходы коммутатора являются выходами устройства синхронизации для подключения к устройству проверки истинности найденного синхронизма, а третий вход коммутатора является входом устройства синхронизации для подключения к устройству проверки истинности найденного синхронизма, третий выход коммутатора соединен с запрещающим входом первого блока запрета, выход которого соединен с запрещающим входом второго блока запрета, выход выделителя тактовой частоты-формирователя тактовых импульсов соединен с информационным входом второго блока запрета, а его выход связан с входом делителя частоты. Выход делителя частоты соединен с информационным входом первого блока запрета и разрешающим входом ключевого блока и является выходом устройства синхронизации для подключения к декодеру.a unit, a storage device, a comparator, designed to compare the group signal chip with a threshold value of N / 2, a switch, designed to connect to a device for checking the validity of synchronism, a frequency divider and two inhibit blocks, while the output of the buffer matching cascade is connected to the input of the clock selector and a shaper of clock pulses, with the first input of the switch, as well as with the input of the key block, the output of the key block is connected to the input of the storage device, the output of which is is dined with one of the comparator inputs, the other input of which receives a constant value signal equal to N / 2, the comparator output is connected to the second input of the switch, the first and second outputs of the switch are outputs of the synchronization device for connecting to the truth verification device of the found synchronism, and the third input the switch is the input of the synchronization device for connecting to the truth verification device of the detected synchronism, the third output of the switch is connected to the inhibit input of the first prohibition block, Exit is connected to the input of the second unit prohibiting prohibition extractor output clock-pulse generator connected to the clock input of the second information block ban, and its output connected to the input of the frequency divider. The output of the frequency divider is connected to the information input of the first prohibition block and the enable input of the key block and is the output of the synchronization device for connecting to the decoder.

Если значение чипа группового сигнала превышает пороговое значение N/2, то на выходе делителя частоты формируется периодическая маркерная последовательность синхронизирующих импульсов, которая синхронизирована по интервалам ортогональности входного группового сигнала. В противном случае, следующий по времени чип группового сигнала сравнивается с пороговым значением N/2. Процесс сравнения чипов группового сигнала длится до тех пор, пока не будет найден синхронизм (см. заявку на полезную модель №2006140722/22, решение о выдаче патента РФ от 18.12.2006, МПК: Н04В 7/00, H04J 13/00).If the value of the group signal chip exceeds the threshold value N / 2, then a periodic marker sequence of synchronizing pulses is formed at the output of the frequency divider, which is synchronized by the orthogonality intervals of the input group signal. Otherwise, the next group signal chip is compared with the threshold value N / 2. The process of comparing the group signal chips lasts until synchronism is found (see application for utility model No. 2006140722/22, decision on the grant of a patent of the Russian Federation dated December 18, 2006, IPC: Н04В 7/00, H04J 13/00).

Однако при использовании описанной в п.3.1 системы поиска состояния синхронизма время поиска синхронизма зависит от вероятностей появления «1» и «0» в информационном сигнале и поэтому может быть большим при малой насыщенности информационного сигнала «единицами».However, when using the synchronism state search system described in Section 3.1, the synchronism search time depends on the probabilities of occurrence of “1” and “0” in the information signal, and therefore can be large if the information signal is saturated with “units”.

Данная система выбрана за прототип.This system is selected for the prototype.

Задачей предлагаемой полезной модели является уменьшение времени вхождения в синхронизм при одновременном обеспечении The objective of the proposed utility model is to reduce the time of entry into synchronism while ensuring

независимости работы устройства от статистической структуры информационного сигнала, то есть от вероятности появления «1» и «0» в его составе, упрощении устройства за счет отказа от использования запоминающих устройств большой емкости и уменьшении избыточности цифрового сигнала.independence of the device from the statistical structure of the information signal, that is, from the probability of occurrence of “1” and “0” in its composition, simplification of the device due to the rejection of the use of mass storage devices and reduction of redundancy of the digital signal.

Для решения поставленной задачи система синхронизации может быть выполнена в двух вариантах, реализующих единый изобретательский замысел, состоящий в том, что на передающей стороне системы CDMA формируется синхрогруппа, передающаяся в начале каждого интервала ортогональности группового сигнала в виде, по меньшей мере, одного чипа. При этом по первому предлагаемому варианту она формируется согласно условию -N≤А_син<-N/2, где A_син - относительное амплитудное значение чипа синхрогруппы. На приемной стороне производится поиск указанной синхрогруппы в групповом сигнале и, в результате ее отыскания, установление синхронизма приемного и передающего оборудования по интервалам ортогональности функций Уолша.To solve this problem, the synchronization system can be implemented in two versions that implement a single inventive concept, consisting in the fact that a synchro group is formed on the transmitting side of the CDMA system, which is transmitted at the beginning of each orthogonality interval of a group signal in the form of at least one chip. Moreover, according to the first proposed option, it is formed according to the condition -N≤A _syn <-N / 2, where A _syn is the relative amplitude value of the synchro group chip. The receiver side searches for the specified sync group in the group signal and, as a result of its search, establishes the synchronism of the receiving and transmitting equipment over the intervals of orthogonality of the Walsh functions.

Второй вариант предлагаемой системы предусматривает формирование синхрогруппы, состоящей из двух чипов, при этом она формируется, исходя из двух условий: N/2<A_1,2син≤N и A_1син≠A_2син, это в частности, позволяет значительно сократить динамический диапазон группового сигнала в сравнении с первым вариантом реализации. На приемной стороне системы CDMA, как и в первом варианте, производится поиск указанной синхрогруппы из двух чипов в групповом сигнале и, в результате ее отыскания, установление синхронизма приемного и передающего оборудования по интервалам ортогональности.The second version of the proposed system provides for the formation of a synchronization group consisting of two chips, while it is formed on the basis of two conditions: N / 2 <A _1,2syn ≤N and A _1syn ≠ A _2syn , this in particular, can significantly reduce the dynamic range of the group signal in comparison with the first embodiment. On the receiving side of the CDMA system, as in the first embodiment, the specified sync group of two chips is searched for in the group signal and, as a result of its search, the synchronism of the receiving and transmitting equipment is established over the orthogonality intervals.

Для этого предлагаемая полезная модель в первом варианте содержит на приемной стороне буферный согласующий каскад, выходом связанный со входом выделителя тактовой частоты-формирователя тактовых импульсов, коммутатор, ключевой блок, компаратор и отличается тем, что на передающей стороне введены первое постоянное запоминающее устройство (ПЗУ), дополнительный коммутатор, первый дешифратор, первый счетчик, при этом первый вход дополнительного коммутатора является входом для подачи группового сигнала от устройства объединения канальных сигналов, его второй вход соединен с выходом первого ПЗУ, его вход управления соединен с выходом первого дешифратора и входом сигнала обнуления первого счетчика, вход которого является входом для подачи тактовых импульсов от источника тактовых импульсов, выход первого счетчика соединен со входом первого дешифратора, а выход дополнительного коммутатора является выходом для подключения к модулятору ВЧ To do this, the proposed utility model in the first embodiment contains a buffer matching cascade on the receiving side, connected with the input of the clock isolator-shaper, a switch, a key unit, a comparator, and differs in that the first read-only memory (ROM) is introduced on the transmitting side , an additional switch, a first decoder, a first counter, while the first input of the additional switch is an input for supplying a group signal from a channel combining device Ignalov, its second input is connected to the output of the first ROM, its control input is connected to the output of the first decoder and the input of the zeroing signal of the first counter, the input of which is the input for supplying clock pulses from the clock source, the output of the first counter is connected to the input of the first decoder, and the output an additional switch is an output for connecting to an RF modulator

системы CDMA, на приемной стороне введены второе ПЗУ, второй дешифратор и второй счетчик, а на приемной стороне выход буферного согласующего каскада подключен ко входу коммутатора, первый выход которого подключен ко входу ключевого блока, а второй выход является выходом для подключения к устройству контроля состояния синхронизма, выход ключевого блока подключен к одному из входов компаратора, второй вход которого соединен с выходом второго ПЗУ, выход компаратора соединен с управляющим входом второго счетчика, выход которого подключен к входу второго дешифратора, выход которого является выходом устройства синхронизации для подключения к декодеру системы CDMA, а также соединен с входом обнуления второго счетчика и с управляющим входом коммутатора, выход выделителя тактовой частоты-формирователя тактовых импульсов подключен к входу второго счетчика и к управляющему входу ключевого блока.CDMA systems, on the receiving side a second ROM, a second decoder and a second counter are introduced, and on the receiving side the output of the buffer matching stage is connected to the input of the switch, the first output of which is connected to the input of the key unit, and the second output is the output for connecting to the synchronism state monitoring device , the output of the key unit is connected to one of the inputs of the comparator, the second input of which is connected to the output of the second ROM, the output of the comparator is connected to the control input of the second counter, the output of which is connected to an ode of the second decoder, the output of which is the output of the synchronization device for connecting to the CDMA system decoder, and is also connected to the zeroing input of the second counter and to the control input of the switch, the output of the clock isolator-clock generator is connected to the input of the second counter and to the control input of the key unit .

По второму варианту предлагаемая полезная модель содержит на приемной стороне буферный согласующий каскад, выходом подключенный ко входу выделителя тактовой частоты- формирователя тактовых импульсов, ключевой блок, компаратор, коммутатор и отличается тем, что на передающей стороне введены дополнительный коммутатор, первое ПЗУ, первый и второй дешифраторы, первый и второй счетчики и триггер, при этом первый вход дополнительного коммутатора является входом подачи группового сигнала с выхода устройства объединения канальных сигналов, а выход дополнительного коммутатора является выходом для подключения к модулятору ВЧ системы CDMA, вход первого счетчика и вход второго счетчика, являются входами для подачи тактовых импульсов от источника тактовых импульсов, выход первого счетчика соединен с входом первого дешифратора, выход которого подключен к управляющему входу второго счетчика, и к входу обнуления первого счетчика, а также к входу триггера, выход второго счетчика соединен с входом второго дешифратора и с адресным входом первого ПЗУ, выход второго дешифратора подключен к входу обнуления второго счетчика и к управляющему входу триггера, выход первого ПЗУ соединен с вторым входом дополнительного коммутатора, выход триггера подключен ко входу управления дополнительного коммутатора, а на приемной стороне введены второе ПЗУ, третий и четвертый дешифраторы, третий и четвертый счетчики, при этом вход коммутатора соединен с выходом буферного согласующего каскада, первый выход коммутатора подключен ко входу ключевого блока, выход ключевого блока подключен к одному из входов компаратора, второй вход которого соединен с выходом второго ПЗУ, выход компаратора подключен к входу третьего счетчика и к входу обнуления этого счетчика, выход третьего счетчика подключен к входу третьего дешифратора и к According to the second embodiment, the proposed utility model contains a buffer matching cascade on the receiving side, connected to the input of the clock frequency allocator — a clock shaper, a key unit, a comparator, a switch, and differs in that an additional switch, the first ROM, the first and second are introduced on the transmitting side decoders, first and second counters and a trigger, while the first input of the additional switch is the input of the group signal from the output of the channel signal combining device, and the output of the additional switch is the output for connecting to the modulator of the RF CDMA system, the input of the first counter and the input of the second counter are inputs for supplying clock pulses from the clock source, the output of the first counter is connected to the input of the first decoder, the output of which is connected to the control input of the second counter, and to the input of zeroing the first counter, as well as to the input of the trigger, the output of the second counter is connected to the input of the second decoder and to the address input of the first ROM, the output of the second decoder is connected to the input of zeroing the second counter and to the control input of the trigger, the output of the first ROM is connected to the second input of the additional switch, the output of the trigger is connected to the control input of the additional switch, and the second ROM, the third and fourth decoders, the third and fourth counters are introduced on the receiving side the input of the switch is connected to the output of the buffer matching stage, the first output of the switch is connected to the input of the key block, the output of the key block is connected to one of the inputs of the comparator, the second input of which connected to the output of the second ROM, the output of the comparator is connected to the input of the third counter and to the input of zeroing this counter, the output of the third counter is connected to the input of the third decoder and

адресному входу второго ПЗУ, выход третьего дешифратора соединен с управляющим входом четвертого счетчика, выход которого подключен к входу четвертого дешифратора, выход которого является выходом устройства синхронизации для подключения к декодеру, а также соединен с входом обнуления четвертого счетчика и с управляющим входом коммутатора, выход выделителя тактовой частоты-формирователя тактовых импульсов подключен к входу четвертого счетчика и к управляющему входу ключевого блока.the address of the second ROM, the output of the third decoder is connected to the control input of the fourth counter, the output of which is connected to the input of the fourth decoder, the output of which is the output of the synchronization device for connecting to the decoder, and also connected to the zeroing input of the fourth counter and with the control input of the switch, the output of the isolator the clock frequency-generator of clock pulses is connected to the input of the fourth counter and to the control input of the key block.

Для проверки и контроля истинности найденного состояния синхронизма предлагаемая система синхронизации на приемной стороне может содержать дополнительное устройство проверки и контроля истинности синхронизма, которое подключается к второму выходу коммутатора и может быть выполнено в соответствии с п.п.2, 3 заявки на полезную модель №2006140722/22, решение о выдаче патента от 18.12.2006.To verify and verify the truth of the found state of synchronism, the proposed synchronization system on the receiving side may include an additional device for checking and verifying the truth of synchronism, which is connected to the second output of the switch and can be performed in accordance with paragraphs 2, 3 of the application for utility model No. 2006140722 / 22, decision on the grant of a patent dated 12/18/2006.

Теоретическое обоснование влияния указанных отличительных признаков на решение поставленной задачи приведено в приложении, где минимально возможное относительное значение первого чипа интервала ортогональности группового сигнала равно +1, а его максимально возможное значение равно +N. В то же время относительное значение любого следующего по времени чипа того же интервала ортогональности не меньше, чем минус N/2, и не превышает плюс N/2. На основе данных свойств группового сигнала можно утверждать, что необходимая минимальная длина m синхрогруппы составляет либо m=1, тогда А_син выбирается в пределах -N≤A_син<-N/2 (первый вариант), либо m=2, тогда амплитудное значение каждого чипа синхрогруппы А_син выбирается в пределах N/2<A_1,2син≤N, причем A_1син≠A_2син (второй вариант).A theoretical justification for the influence of these distinguishing features on the solution of the problem is given in the appendix, where the minimum possible relative value of the first chip of the group signal orthogonality interval is +1, and its maximum possible value is + N. At the same time, the relative value of any next chip in the same orthogonality interval is not less than minus N / 2, and does not exceed plus N / 2. Based on these properties of the group signal, it can be argued that the required minimum length m of the synchro group is either m = 1, then A _syn is selected within the range -N≤A _syn <-N / 2 (first option), or m = 2, then the amplitude value each _synchro group chip A _syn is selected within N / 2 <A _1,2syn ≤N, with A _1syn ≠ A _2syn (second option).

Предлагаемая система поясняется чертежами. На фиг.1 представлена структурная схема той части предлагаемой системы, реализованной по первому варианту, которая входит в состав передающего устройства системы CDMA, а на фиг.2 представлена структурная схема другой части этой системы, входящей в состав приемного устройства системы CDMA. На фиг.3 представлена структурная схема той части предлагаемой системы, реализованной по второму варианту, которая входит в состав передающего устройства системы CDMA, а на фиг.4 представлена структурная схема другой части этой системы, входящей в состав приемного устройства системы CDMA.The proposed system is illustrated by drawings. Figure 1 shows the structural diagram of that part of the proposed system, implemented according to the first embodiment, which is part of the transmitting device of the CDMA system, and figure 2 shows the structural diagram of another part of this system, which is part of the receiving device of the CDMA system. Figure 3 presents the structural diagram of that part of the proposed system, implemented according to the second embodiment, which is part of the transmitting device of the CDMA system, and figure 4 presents the structural diagram of another part of this system, which is part of the receiving device of the CDMA system.

Согласно фиг.1 на передающей стороне система содержит: первое ПЗУ 1, дополнительный коммутатор 2, первый счетчик 3, первый дешифратор 4.According to figure 1 on the transmitting side, the system comprises: a first ROM 1, an additional switch 2, a first counter 3, a first decoder 4.

Первый вход дополнительного коммутатора 2 является входом для подачи группового сигнала от устройства объединения канальных сигналов, на его второй вход поступает сигнал A_син с выхода первого ПЗУ 1. Вход управления дополнительного коммутатора 2 соединен с выходом первого дешифратора 4 и входом сигнала обнуления первого счетчика 3, вход которого является входом для подачи тактовых импульсов от источника тактовых импульсов. Выход первого счетчика 3 соединен со входом первого дешифратора 4, а выход дополнительного коммутатора 2 является выходом для подключения к модулятору ВЧ системы CDMA.The first input of the additional switch 2 is the input for the group signal from the channel signal combining device, the signal A _syn comes from the output of the first ROM 1 to its second input. The control input of the additional switch 2 is connected to the output of the first decoder 4 and the input of the zeroing signal of the first counter 3, whose input is an input for supplying clock pulses from a clock source. The output of the first counter 3 is connected to the input of the first decoder 4, and the output of the additional switch 2 is the output for connecting to the modulator of the RF system CDMA.

Согласно фиг.2 на приемной стороне система содержит: буферный согласующий каскад 5, выделитель тактовой частоты - формирователь тактовых импульсов (ВТЧ-ФТИ) 6, коммутатор 7, ключевой блок 8, компаратор 9, второе ПЗУ 10, второй счетчик 11, второй дешифратор 12.According to figure 2, on the receiving side, the system comprises: a buffer matching stage 5, a clock selector - a clock pulse shaper (VTCH-FTI) 6, switch 7, key unit 8, comparator 9, second ROM 10, second counter 11, second decoder 12 .

Сигнал из канала связи поступает на вход буферного согласующего каскада 5, выход которого соединен с входом ВТЧ-ФТИ 6 и с входом коммутатора 7. Первый выход коммутатора 7 подключен ко входу ключевого блока 8, а второй его выход является выходом для подключения к устройству контроля состояния синхронизма. Выход ключевого блока 8 подключен к одному из входов компаратора 9, второй вход которого соединен с выходом второго ПЗУ 10. Выход компаратора 9 соединен с управляющим входом второго счетчика 11, выход которого подключен к входу второго дешифратора 12, выход которого является выходом устройства синхронизации для подключения к декодеру системы CDMA, а также соединен с входом обнуления второго счетчика 11 и с управляющим входом коммутатора 7. Выход ВТЧ-ФТИ 6 подключен к входу второго счетчика 11 и к управляющему входу ключевого блока 8.The signal from the communication channel is fed to the input of the matching buffer stage 5, the output of which is connected to the input of the VTCH-FTI 6 and to the input of the switch 7. The first output of the switch 7 is connected to the input of the key unit 8, and its second output is the output for connection to the state monitoring device synchronism. The output of the key unit 8 is connected to one of the inputs of the comparator 9, the second input of which is connected to the output of the second ROM 10. The output of the comparator 9 is connected to the control input of the second counter 11, the output of which is connected to the input of the second decoder 12, the output of which is the output of the synchronization device for connection to the decoder of the CDMA system, and is also connected to the input of zeroing of the second counter 11 and to the control input of the switch 7. The output of the VTCH-FTI 6 is connected to the input of the second counter 11 and to the control input of the key block 8.

Согласно фиг.3 на передающей стороне система содержит: первое ПЗУ 1, дополнительный коммутатор 2, первый счетчик 3, первый дешифратор 4, триггер 13, второй счетчик 14, второй дешифратор 15.According to figure 3 on the transmitting side, the system comprises: a first ROM 1, an additional switch 2, a first counter 3, a first decoder 4, a trigger 13, a second counter 14, a second decoder 15.

Первый вход дополнительного коммутатора 2 является входом подачи группового сигнала с выхода устройства объединения канальных сигналов, а его выход является выходом для подключения к модулятору ВЧ системы CDMA. Вход первого счетчика 3 и вход второго счетчика 14, являются входами для подачи тактовых импульсов от источника тактовых импульсов. Выход первого счетчика 3 соединен с входом первого дешифратора 4, выход которого подключен к управляющему входу второго счетчика 14, и к входу обнуления первого The first input of the additional switch 2 is the input of the group signal from the output of the channel signal combining device, and its output is the output for connecting to the modulator of the RF CDMA system. The input of the first counter 3 and the input of the second counter 14 are inputs for supplying clock pulses from a clock source. The output of the first counter 3 is connected to the input of the first decoder 4, the output of which is connected to the control input of the second counter 14, and to the input of zeroing the first

счетчика 3, а также к входу триггера 13. Выход второго счетчика 14 соединен с входом второго дешифратора 15 и с адресным входом первого ПЗУ 1. Выход второго дешифратора 15 подключен к входу обнуления второго счетчика 14 и к управляющему входу триггера 13. Выход первого ПЗУ 7 соединен с вторым входом дополнительного коммутатора 2, выход триггера 13 подключен ко входу управления дополнительного коммутатора 2.counter 3, as well as to the input of trigger 13. The output of the second counter 14 is connected to the input of the second decoder 15 and to the address input of the first ROM 1. The output of the second decoder 15 is connected to the input of zeroing of the second counter 14 and to the control input of the trigger 13. Output of the first ROM 7 connected to the second input of the additional switch 2, the output of the trigger 13 is connected to the control input of the additional switch 2.

Согласно фиг.4 на приемной стороне система содержит: буферный согласующий каскад 5, ВТЧ-ФТИ 6, коммутатор 7, ключевой блок 8, компаратор 9, второе ПЗУ 10, третий счетчик 16, третий дешифратор 77, четвертый счетчик 18, четвертый дешифратор 19.According to Fig. 4, on the receiving side, the system comprises: a buffer matching stage 5, a VTCH-FTI 6, a switch 7, a key unit 8, a comparator 9, a second ROM 10, a third counter 16, a third decoder 77, a fourth counter 18, and a fourth decoder 19.

Сигнал из канала связи поступает на вход буферного согласующего каскада 5, выход которого соединен с входом ВТЧ-ФТИ 6 и с входом коммутатора 7. Первый выход коммутатора 7 подключен ко входу ключевого блока 8, выход которого подключен к одному из входов компаратора 9, второй вход которого соединен с выходом второго ПЗУ 10. Выход компаратора 9 подключен к входу третьего счетчика 16 и к входу обнуления этого счетчика. Выход третьего счетчика 16 подключен к входу третьего дешифратора 17 и к адресному входу второго ПЗУ 10. Выход третьего дешифратора 17 соединен с управляющим входом четвертого счетчика 18, выход которого подключен к входу четвертого дешифратора 19, выход которого является выходом устройства синхронизации для подключения к декодеру, а также соединен с входом обнуления четвертого счетчика 18 и с управляющим входом коммутатора 7. Выход ВТЧ-ФТИ 6 подключен к входу четвертого счетчика 15 и к управляющему входу ключевого блока 8.The signal from the communication channel is fed to the input of the matching buffer stage 5, the output of which is connected to the input of the VTCH-FTI 6 and to the input of the switch 7. The first output of the switch 7 is connected to the input of the key unit 8, the output of which is connected to one of the inputs of the comparator 9, the second input which is connected to the output of the second ROM 10. The output of the comparator 9 is connected to the input of the third counter 16 and to the input of zeroing this counter. The output of the third counter 16 is connected to the input of the third decoder 17 and to the address input of the second ROM 10. The output of the third decoder 17 is connected to the control input of the fourth counter 18, the output of which is connected to the input of the fourth decoder 19, the output of which is the output of the synchronization device for connecting to the decoder, and also connected to the input of the zeroing of the fourth counter 18 and to the control input of the switch 7. The output of the VTCH-FTI 6 is connected to the input of the fourth counter 15 and to the control input of the key unit 8.

Работа той части предлагаемой системы синхронизации (см. фиг.1), которая расположена в передающем устройстве системы CDMA и реализована по первому варианту, заключается в следующем. Входной импульсно-аналоговый групповой сигнал с предусмотренным в начале каждого интервала ортогональности дополнительным чиповым интервалом, предназначенным для вставки одного чипа синхрогруппы, с выхода устройства объединения канальных сигналов системы CDMA поступает на первый вход дополнительного коммутатора 2. При отсутствии сигнала на управляющем входе дополнительного коммутатора 2 сигнал с первого его входа поступает на его выход и далее на модулятор ВЧ системы CDMA, а при наличии сигнала на управляющем входе сигнал со второго входа дополнительного коммутатора 2, то есть с выхода первого ПЗУ 1, сигнал постоянной величины, равной А_син, поступает к модулятору ВЧ системы CDMA.The operation of that part of the proposed synchronization system (see figure 1), which is located in the transmitting device of the CDMA system and implemented according to the first embodiment, is as follows. An input pulse-analog group signal with an additional chip interval provided at the beginning of each orthogonality interval for inserting one sync group chip from the output of the channel signal combining device of the CDMA system is fed to the first input of additional switch 2. In the absence of a signal at the control input of additional switch 2 from its first input it goes to its output and then to the modulator of the RF CDMA system, and if there is a signal at the control input, the signal from the second input and additional switch 2, that is output from the first ROM 1, a signal of constant magnitude equal to A _syn, is supplied to the RF modulator CDMA system.

Тактовые импульсы от источника тактовых импульсов поступают на вход первого счетчика 3. Результат счета с выхода первого счетчика Clock pulses from the source of clock pulses are fed to the input of the first counter 3. The result of the count from the output of the first counter

3 поступает на вход первого дешифратора 4. В случае, когда результат счета первого счетчика 3 равен пороговому значению N+1, то есть в данный момент времени требуется вставить в групповой сигнал чип синхрогруппы, на выходе первого дешифратора 4 появляется сигнал «1». Данный сигнал производит обнуление первого счетчика 3, что необходимо для определения начала следующего по времени интервала ортогональности группового сигнала и вставки чипа синхрогруппы, а также поступает на управляющий вход дополнительного коммутатора 2, производя тем самым коммутацию, как описано выше.3 is fed to the input of the first decoder 4. In the case when the counting result of the first counter 3 is equal to the threshold value N + 1, that is, at the given moment, it is necessary to insert a sync chip into the group signal, the signal “1” appears at the output of the first decoder 4. This signal zeroes the first counter 3, which is necessary to determine the beginning of the next time interval of the orthogonality of the group signal and insert the sync chip, and also enters the control input of the additional switch 2, thereby commuting, as described above.

Если сигнал «0» с выхода первого дешифратора 4 поступает на управляющий вход дополнительного коммутатора 2, то дополнительный коммутатор 2 переводится в состояние вывода группового сигнала. Описанный процесс повторяется в каждом интервале ортогональности.If the signal "0" from the output of the first decoder 4 is fed to the control input of the additional switch 2, then the additional switch 2 is transferred to the output state of the group signal. The described process is repeated in each interval of orthogonality.

Таким образом, осуществляется вставка одночиповой синхрогруппы в дополнительный чиповый интервал каждого интервала ортогональности группового сигнала системы CDMA.Thus, the insertion of a single-chip sync group into an additional chip interval of each orthogonality interval of the group signal of the CDMA system.

Работа той части предлагаемой системы синхронизации (см. фиг.2), которая расположена в приемном устройстве системы CDMA и реализована по первому варианту, заключается в следующем. Входной импульсно-аналоговый групповой сигнал из канала связи поступает через буферный согласующий каскад 5 и коммутатор 7 на вход ключевого блока 8, а с выхода ключевого блока 8 сигнал поступает для сравнения на вход компаратора 9. С помощью ВТЧ-ФТИ 6 формируется периодическая последовательность тактовых импульсов с частотой следования чиповых интервалов. Ключевой блок 8 открывает вход компаратора 9 при поступлении на его разрешающий вход импульсов с выхода ВТЧ-ФТИ 6. Таким образом, в компаратор 9 поступает каждый чип группового сигнала. На второй вход компаратора 9 поступает сигнал постоянной величины, равной А_син, с выхода второго ПЗУ 10, где сравнивается со значением чипа группового сигнала, действующего на первом входе компаратора 9. В случае равенства амплитуды чипа группового сигнала сигналу A_син, действующему на втором входе компаратора 9, на его выходе появляется «1», иначе «0».The operation of that part of the proposed synchronization system (see figure 2), which is located in the receiver of the CDMA system and implemented in the first embodiment, is as follows. The input pulse-analog group signal from the communication channel passes through the buffer matching stage 5 and switch 7 to the input of the key block 8, and from the output of the key block 8 the signal is sent for comparison to the input of the comparator 9. Using the VCH-PhTI 6, a periodic sequence of clock pulses is formed with a repetition rate of chip intervals. The key unit 8 opens the input of the comparator 9 upon receipt of pulses from the output of the VTCH-FTI 6 at its resolving input. Thus, each group signal chip enters the comparator 9. The second input of the comparator 9 receives a signal of a constant value equal to A _syn from the output of the second ROM 10, where it is compared with the value of the group signal chip acting on the first input of the comparator 9. If the amplitude of the group signal chip is equal to the signal A _syn acting on the second input comparator 9, “1” appears on its output, otherwise “0”.

Если на выходе компаратора 9 появился «0», который поступает на управляющий вход второго счетчика 11, запрещая тем самым начало счета, то и на вход второго дешифратора 12 поступает сигнал «0». На выходе данного дешифратора 12 при этом условии появляется «0», который поступает на выход устройства поиска синхронизма, на вход обнуления второго счетчика 11, и на управляющий вход коммутатора 7, соединяя тем самым буферный согласующий каскад 5 с устройством поиска синхронизма, и процесс поиска синхронизма начинается сначала.If the output of the comparator 9 appeared "0", which is fed to the control input of the second counter 11, thereby prohibiting the beginning of the count, then the signal "0" is received at the input of the second decoder 12. At the output of this decoder 12, under this condition, “0” appears, which goes to the output of the synchronism search device, to the input of zeroing the second counter 11, and to the control input of the switch 7, thereby connecting the buffer matching stage 5 with the synchronism search device, and the search process synchronism begins again.

Если же на выходе компаратора 9 появился сигнал «1», то есть значение чипа группового сигнала равно А_син, то этот сигнал разрешает начало счета второму счетчику 11, причем этот сигнал удерживается на его управляющем входе. Результат счета данного счетчика поступает для анализа на вход второго дешифратора 12. В случае, когда результат счета равен пороговому значению N+1, на выходе второго дешифратора 12 появляется сигнал «1». Указанный сигнал «1» обнуляет второй счетчик 11 для подсчета следующих N+1 тактовых импульсов с выхода ВТЧ-ФТИ 6 и удерживается на выходе второго дешифратора 12 до тех пор, пока на вход второго дешифратора 12 не поступит сигнал «0» с выхода второго счетчика 11, после его обнуления. Таким образом, на выходе второго дешифратора 12 формируется периодическая маркерная последовательность синхронизирующих импульсов, которая синхронизирована по интервалам ортогональности входного группового сигнала. Кроме того, сигнал «1» с выхода второго дешифратора 12 поступает на управляющий вход коммутатора 7 и переключает сигнал с выхода буферного согласующего каскада 5 на вход устройства проверки и контроля установленного синхронизма, которое может быть выполнено в соответствии с заявкой на полезную модель №2006140722/22, решение о выдаче патента от 18.12.2006.If on the output of the comparator 9 a signal “1” appeared, that is, the value of the group signal chip is equal to A _syn , this signal allows the start of counting to the second counter 11, and this signal is held at its control input. The counting result of this counter is fed to the input of the second decoder 12 for analysis. In the case when the counting result is equal to the threshold value N + 1, the signal “1” appears at the output of the second decoder 12. The specified signal “1” resets the second counter 11 to count the next N + 1 clock pulses from the output of the VTCH-FTI 6 and is held at the output of the second decoder 12 until the signal “0” from the output of the second counter arrives at the input of the second decoder 12 11, after it is reset to zero. Thus, at the output of the second decoder 12, a periodic marker sequence of synchronizing pulses is formed, which is synchronized over the orthogonality intervals of the input group signal. In addition, the signal "1" from the output of the second decoder 12 is fed to the control input of the switch 7 and switches the signal from the output of the buffer matching stage 5 to the input of the device for checking and controlling the established synchronism, which can be performed in accordance with the application for utility model No. 2006140722 / 22, decision on the grant of a patent dated 12/18/2006.

Работа той части предлагаемой системы синхронизации (см. фиг.3), которая расположена в передающем устройстве системы CDMA и реализована по второму варианту, заключается в следующем.The operation of that part of the proposed synchronization system (see figure 3), which is located in the transmitting device of the CDMA system and is implemented according to the second embodiment, is as follows.

Входной импульсно-аналоговый групповой сигнал с предусмотренными в начале каждого интервала ортогональности т дополнительными чиповыми интервалами, предназначенными для вставки синхрогруппы из m чипов, с выхода устройства объединения канальных сигналов системы CDMA поступает на первый вход дополнительного коммутатора 2. При отсутствии сигнала на управляющем входе дополнительного коммутатора 2 сигнал с первого его входа поступает на его выход и далее на модулятор ВЧ системы CDMA, а при наличии сигнала на управляющем входе второй вход дополнительного коммутатора 2, то есть выход первого ПЗУ 1, соединяется с выходом, предназначенным для подключения к модулятору ВЧ системы CDMA. При этом в ПЗУ 1 заранее записаны значения относительной амплитуды первого и второго чипов синхрогруппы A_1,2син, выбранные в пределах N/2<A_1,2син≤N, причем A_1син≠A_2син.An input pulse-analog group signal with additional chip intervals provided at the beginning of each orthogonality interval for inserting a synchro group of m chips, from the output of the channel signal combining device of the CDMA system is fed to the first input of additional switch 2. If there is no signal at the control input of the additional switch 2 the signal from its first input goes to its output and then to the modulator of the CDMA RF system, and if there is a signal at the control input, the second input is tional switch 2, that is, an output of first ROM 1, connected to the output intended for connecting to the RF modulator CDMA system. In this case, in ROM 1, the relative amplitudes of the first and second chips of the _{synchro group} A _1.2syn are selected in the range N / 2 <A _1.2syn ≤N, and A _1syn ≠ A _2syn .

Тактовые импульсы от источника тактовых импульсов поступают на вход первого счетчика 3, а также на вход второго счетчика 14. Результат счета с выхода первого счетчика 3 поступает на вход первого дешифратора 4. В случае, когда результат счета первого счетчика 3 Clock pulses from the source of clock pulses are fed to the input of the first counter 3, and also to the input of the second counter 14. The result of the count from the output of the first counter 3 is fed to the input of the first decoder 4. In the case where the count result of the first counter 3

равен пороговому значению N+1, то есть в данный момент времени требуется вставить в групповой сигнал первый чип синхрогруппы, на выходе первого дешифратора 4 появляется сигнал «1». Данный сигнал поступает на управляющий вход второго счетчика 14 и разрешает начало счета тактовых импульсов, причем этот сигнал на управляющем входе остается постоянным до поступления на вход обнуления этого счетчика 14 сигнала обнуления с выхода второго дешифратора 15. Сигнал с выхода первого дешифратора 4 поступает также на вход триггера 13, где он остается постоянным до появления сигнала «1» на управляющем входе триггера 13. Сигнал с выхода первого дешифратора 4 производит также обнуление первого счетчика 3, что необходимо для определения начала следующего по времени интервала ортогональности группового сигнала. Сигнал с выхода триггера 13 поступает на управляющий вход дополнительного коммутатора 2, производящего тем самым коммутацию, как описано выше.it is equal to the threshold value N + 1, that is, at the given moment of time it is required to insert the first synchro group chip into the group signal, the signal “1” appears at the output of the first decoder 4. This signal is fed to the control input of the second counter 14 and allows the start of counting of clock pulses, and this signal at the control input remains constant until the zeroing signal of the counter 14 receives the zeroing signal from the output of the second decoder 15. The signal from the output of the first decoder 4 also goes to the input trigger 13, where it remains constant until the signal “1” appears on the control input of trigger 13. The signal from the output of the first decoder 4 also produces a reset of the first counter 3, which is necessary to determine n Beginning of the next time interval of the orthogonality of the group signal. The signal from the output of the trigger 13 is fed to the control input of the additional switch 2, thereby making switching, as described above.

Если на управляющем входе второго счетчика 14 действует сигнал «1», который разрешает начало счета тактовых импульсов, то результат счета из данного счетчика поступает на адресный вход первого ПЗУ 1, тем самым достигается последовательный вывод значений чипов синхрогруппы из ячеек памяти первого ПЗУ 1 для вставки этих чипов с помощью дополнительного коммутатора 2 в групповой сигнал системы CDMA. Сигнал с выхода второго счетчика 14 поступает для анализа и на вход второго дешифратора 15.If the signal “1” acts on the control input of the second counter 14, which allows the start of the clock pulse counting, the counting result from this counter goes to the address input of the first ROM 1, thereby sequentially outputting the values of the sync group chips from the memory cells of the first ROM 1 for insertion these chips using optional switch 2 to the group signal of the CDMA system. The signal from the output of the second counter 14 is fed for analysis to the input of the second decoder 15.

В случае, когда результат счета равен m, то есть в групповой сигнал вставлены все m чипов синхрогруппы, на выходе второго дешифратора 15 появляется сигнал «1», который обнуляет второй счетчик 14, сбрасывая тем самым адрес вывода из первого ПЗУ 1 в начальную ячейку памяти. Перевод адреса вывода из первого ПЗУ 1 в начальную ячейку памяти требуется для вставки m чипов синхрогруппы в следующий по времени интервал ортогональности группового сигнала. Сигнал с выхода второго дешифратора 15 поступает и на управляющий вход триггера 13, сбрасывая его в нулевое положение, то есть дополнительный коммутатор 2 переводится в состояние вывода группового сигнала. Описанный процесс повторяется в каждом интервале ортогональности.In the case when the counting result is m, that is, all m sync chips are inserted into the group signal, the signal “1” appears at the output of the second decoder 15, which resets the second counter 14, thereby resetting the output address from the first ROM 1 to the initial memory location . Translation of the output address from the first ROM 1 to the initial memory location is required to insert m sync chips into the next orthogonality interval of the group signal. The signal from the output of the second decoder 15 enters the control input of the trigger 13, resetting it to the zero position, that is, the additional switch 2 is transferred to the output state of the group signal. The described process is repeated in each interval of orthogonality.

Таким образом, происходит вставка m-чиповой синхрогруппы в дополнительные чиповые интервалы каждого интервала ортогональности группового сигнала. Как было указано выше, во втором варианте полезной модели минимально необходимое значение m равно 2.Thus, the m-chip sync group is inserted into the additional chip intervals of each group signal orthogonality interval. As mentioned above, in the second embodiment of the utility model, the minimum required value of m is 2.

Работа той части предлагаемой системы синхронизации (см. фиг.4), которая расположена в приемном устройстве системы CDMA и реализована по второму варианту, заключается в следующем. Входной импульсно-аналоговый групповой сигнал из канала связи поступает The operation of that part of the proposed synchronization system (see Fig. 4), which is located in the receiver of the CDMA system and is implemented according to the second embodiment, is as follows. The input pulse-analog group signal from the communication channel

через буферный согласующий каскад 5 и коммутатор 7 на вход ключевого блока 8, а с выхода ключевого блока 8 сигнал поступает для сравнения на вход компаратора 9. С помощью ВТЧ-ФТИ 6 формируется периодическая последовательность тактовых импульсов с частотой следования чиповых интервалов. Ключевой блок 8 открывает вход компаратора 9 при поступлении на его разрешающий вход импульсов с выхода ВТЧ-ФТИ 6. Таким образом, в компаратор 9 поступает каждый чип группового сигнала. На второй вход компаратора 9 поступает значение первого чипа синхрогруппы, записанное во второе ПЗУ 10, и сравнивается со значением чипа группового сигнала, действующего на первом входе компаратора 9. При этом в ПЗУ 10 заранее записаны значения относительной амплитуды первого и второго чипов синхрогруппы A_1,2син, выбранные в пределах N/2<А_1,2син≤N, причем A_1син≠A_2син. В случае равенства амплитуды чипа группового сигнала амплитуде первого чипа синхрогруппы, записанной во втором ПЗУ 10, на выходе компаратора 9 появляется «1», иначе «0».through the buffer matching cascade 5 and switch 7 to the input of the key block 8, and from the output of the key block 8, the signal is sent for comparison to the input of the comparator 9. Using the VCH-FTI 6, a periodic sequence of clock pulses is formed with a frequency of repetition of chip intervals. The key unit 8 opens the input of the comparator 9 upon receipt of pulses from the output of the VTCH-FTI 6 at its resolving input. Thus, each group signal chip enters the comparator 9. The second input of the comparator 9 receives the value of the first chip of the sync group recorded in the second ROM 10, and is compared with the value of the group signal chip acting on the first input of the comparator 9. In this case, the relative amplitudes of the first and second chips of the sync group A ₁ are pre-recorded in the ROM 10 _{, 2sin} , selected within N / 2 <A _1,2sin ≤N, with A _1sin ≠ A _2sin . If the amplitude of the chip of the group signal is equal to the amplitude of the first chip of the sync group recorded in the second ROM 10, “1” appears at the output of the comparator 9, otherwise “0”.

Если на выходе компаратора 9 появился «0», он поступает на вход обнуления третьего счетчика 16 и производит обнуление данного счетчика. Таким образом, на вход третьего дешифратора 17, и на вход второго ПЗУ 10, в качестве сигнала адреса, поступает сигнал «0». С выхода третьего дешифратора 17 этот сигнал поступает на управляющий вход четвертого счетчика 18, запрещая тем самым начало счета. Следовательно, на вход четвертого дешифратора 19 поступает сигнал «0». На выходе данного дешифратора 19 при таком условии появляется «0», который поступает на выход устройства поиска синхронизма, на вход обнуления четвертого счетчика 18, и на управляющий вход коммутатора 7, соединяющего буферный согласующий каскад 5 с устройством поиска синхронизма, и процесс поиска синхронизма начинается сначала.If the output of the comparator 9 appeared "0", it enters the zeroing input of the third counter 16 and produces a reset of this counter. Thus, at the input of the third decoder 17, and at the input of the second ROM 10, as an address signal, the signal "0" is received. From the output of the third decoder 17, this signal is fed to the control input of the fourth counter 18, thereby prohibiting the beginning of the count. Therefore, the input of the fourth decoder 19 receives the signal "0". At the output of this decoder 19, under this condition, “0” appears, which goes to the output of the synchronism search device, to the input of zeroing of the fourth counter 18, and to the control input of the switch 7 connecting the buffer matching cascade 5 to the synchronism search device, and the synchronism search process begins at first.

Если же на выходе компаратора 9 появилась «1», то есть значение чипа группового сигнала равно значению первого чипа синхрогруппы, записанному во второе ПЗУ 10, то этот сигнал поступает на вход обнуления третьего счетчика 16 и на его информационный вход, увеличивая тем самым показание третьего счетчика на единицу. Результат счета с выхода данного счетчика 16, в качестве сигнала адреса, поступает на адресный вход второго ПЗУ 10, тем самым достигается вывод следующего значения чипа синхрогруппы из следующей ячейки памяти второго ПЗУ 10 для сравнения со следующим чипом группового сигнала компаратором 9. Результат счета с выхода третьего счетчика 16 поступает также на вход третьего дешифратора 17. В случае, когда результат счета равен m, на выходе третьего дешифратора 17 появляется сигнал «1», который разрешает начало счета четвертому счетчику 18, причем этот сигнал удерживается If, on the output of comparator 9, “1” appeared, that is, the value of the group signal chip is equal to the value of the first sync group chip recorded in the second ROM 10, then this signal is fed to the zeroing input of the third counter 16 and to its information input, thereby increasing the reading of the third counter per unit. The counting result from the output of this counter 16, as an address signal, is fed to the address input of the second ROM 10, thereby outputting the next value of the sync chip from the next memory cell of the second ROM 10 for comparison with the next group signal chip by the comparator 9. Counting output the third counter 16 is also fed to the input of the third decoder 17. In the case when the counting result is m, the signal “1” appears at the output of the third decoder 17, which allows the beginning of the counting to the fourth counter 18, this one with ignal is held

на управляющем входе счетчика 18. Результат счета данного счетчика поступает для анализа на вход четвертого дешифратора 19. В случае, когда этот результат счета равен пороговому значению N+m, на выходе четвертого дешифратора 19 появляется сигнал «1». Указанный сигнал «1» обнуляет четвертый счетчик 18 для подсчета следующих N+m тактовых импульсов с выхода ВТЧ-ФТИ 6. Этот сигнал удерживается на выходе четвертого дешифратора 19 до тех пор, пока на вход четвертого дешифратора 19 не поступит сигнал «0» с выхода четвертого счетчика 18 после его обнуления.at the control input of the counter 18. The counting result of this counter is sent for analysis to the input of the fourth decoder 19. In the case when this counting result is equal to the threshold value N + m, the signal “1” appears at the output of the fourth decoder 19. The specified signal “1” resets the fourth counter 18 to count the next N + m clock pulses from the output of the VTCH-FTI 6. This signal is held at the output of the fourth decoder 19 until the signal “0” from the output arrives at the input of the fourth decoder 19 fourth counter 18 after it is reset to zero.

В результате работы системы на выходе четвертого дешифратора 19 формируется периодическая маркерная импульсная последовательность синхронизирующих импульсов, которая синхронизированная с интервалами ортогональности входного группового сигнала. Кроме того, сигнал «1» с выхода четвертого дешифратора 19 поступает на управляющий вход коммутатора 7 и переключает сигнал с выхода буферного согласующего каскада 5 на вход устройства проверки и контроля установленного синхронизма, которое может быть выполнено в соответствии с заявкой на полезную модель №2006140722/22, решение о выдаче патента от 18.12.2006.As a result of the operation of the system, a periodic marker pulse sequence of synchronizing pulses is formed at the output of the fourth decoder 19, which is synchronized with the orthogonality intervals of the input group signal. In addition, the signal "1" from the output of the fourth decoder 19 is fed to the control input of the switch 7 and switches the signal from the output of the buffer matching stage 5 to the input of the device for checking and controlling the established synchronism, which can be performed in accordance with the application for utility model No. 2006140722 / 22, decision on the grant of a patent dated 12/18/2006.

Рассмотрим пример реализации блоков предлагаемых устройств.Consider an example of the implementation of blocks of the proposed devices.

Буферный согласующий каскад может быть выполнен согласно (см. Буга Н.Н., Фалько А.И., Чистяков Н.И. Радиоприемные устройства. М.: «Радио и Связь», 1986, стр.55-57).The buffer matching cascade can be performed according to (see Bug NN, Falko AI, Chistyakov NI Radio receivers. M: Radio and Communication, 1986, pp. 55-57).

Выделитель тактовой частоты и формирователь тактовых импульсов может быть выполнен согласно (см. Мальцева Л.А., Фромберг Э.М., Ямпольский B.C. Основы цифровой техники. М.: «Радио и связь» 1987, стр.28-33).A clock selector and a pulse shaper can be performed according to (see Maltseva L.A., Fromberg E.M., Yampolsky B.C. Fundamentals of Digital Technology. M: Radio and Communication 1987, pp. 28-33).

Коммутаторы могут быть выполнены согласно (см. Клингман Э. Проектирование микропроцессорных систем. М.: «Мир», 1980. стр.97.)The switches can be made according to (see Klingman E. Designing of microprocessor systems. M.: Mir, 1980. p. 97.)

Ключевой блок можно выполнить согласно (см. Гивоне Д., Россер Р. Микропроцессоры и микрокомпьютеры. М.: «Мир», 1983, стр.147-148).The key block can be executed according to (see Givone D., Rosser R. Microprocessors and microcomputers. M: Mir, 1983, pp. 147-148).

Постоянное запоминающее устройство может быть выполнено согласно (см. Мальцева Л.А., Фромберг Э.М., Ямпольский B.C. Основы цифровой техники. М.: «Радио и связь» 1987, стр.79-82.)Permanent storage device can be performed according to (see Maltseva L.A., Fromberg E.M., Yampolsky B.C. Fundamentals of digital technology. M: "Radio and communications" 1987, pp. 79-82.)

Компаратор может быть выполнен согласно (см. Клингман Э. Проектирование микропроцессорных систем. М.: «Мир», 1980. стр.96.)The comparator can be performed according to (see Klingman E. Designing of microprocessor systems. M.: Mir, 1980. p. 96.)

Счетчики можно выполнить согласно (см. Мальцева Л.А., Фромберг Э.М., Ямпольский B.C. Основы цифровой техники. М.: «Радио и связь» 1987, стр.40-43.)Counters can be performed according to (see Maltseva L.A., Fromberg E.M., Yampolsky B.C. Fundamentals of digital technology. M: Radio and Communication 1987, pp. 40-43.)

Дешифраторы можно выполнить согласно (см. Мальцева Л.А., Фромберг Э.М., Ямпольский B.C. Основы цифровой техники. М.: «Радио и связь» 1987, стр.47-52.)Decoders can be performed according to (see Maltseva L.A., Fromberg E.M., Yampolsky B.C. Fundamentals of digital technology. M: Radio and Communication 1987, pp. 47-52.)

Триггер можно выполнить согласно (см. Гивоне Д., Россер Р. Микропроцессоры и микрокомпьютеры. М.: «Мир», 1983, стр.151-160).The trigger can be performed according to (see Givone D., Rosser R. Microprocessors and microcomputers. M: Mir, 1983, pp. 151-160).

Реализация блоков предлагаемого устройства может быть также осуществлена программным способом путем формирования необходимых элементов с помощью программируемых логических интегральных схем (ПЛИС).The implementation of the blocks of the proposed device can also be carried out programmatically by forming the necessary elements using programmable logic integrated circuits (FPGA).

Буферный согласующий каскад может быть выполнен согласно (см. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-103.)Buffer matching cascade can be performed according to (see "HAST Libraries Guide" XILINX, 1994, pp. 3-103.)

Коммутаторы могут быть выполнены согласно (см. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-351 - 3-355.)Switches can be configured according to (see “HAST Libraries Guide” XILINX, 1994, pp. 3-351 - 3-355.)

Ключевой блок можно выполнить согласно (см. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-403 - 3-382)The key block can be executed according to (see "HAST Libraries Guide" XILINX, 1994, pp. 3-403 - 3-382)

Постоянное запоминающее устройство может быть выполнено согласно (см. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-366 - 3-416)Permanent storage can be performed according to (see "HAST Libraries Guide" XILINX, 1994, pp. 3-366 - 3-416)

Компаратор может быть выполнен согласно (см. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-211 - 3-222)The comparator can be executed according to (see "HAST Libraries Guide" XILINX, 1994, pp. 3-211 - 3-222)

Счетчики можно выполнить согласно (см. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-109 - 3-175)Counters can be done according to (see “HAST Libraries Guide” XILINX, 1994, pp. 3-109 - 3-175)

Дешифраторы можно выполнить согласно (см. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-227 - 3-230)Decoders can be executed according to (see "HAST Libraries Guide" XILINX, 1994, pp. 3-227 - 3-230)

Триггер можно выполнить согласно (см. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-245 - 3-296).The trigger can be executed according to (see "HAST Libraries Guide" XILINX, 1994, pp. 3-245 - 3-296).

Приложениеapplication

Исследование свойств группового сигнала Уолша, используемых для формирования структуры синхрогруппыStudy of the properties of the Walsh group signal used to form the structure of the sync group

Исследуются свойства группового сигнала в системе с кодовым разделением каналов, представляющего собой сумму модулированных функций Уолша - канальных переносчиков.The properties of a group signal in a system with code division of channels, which is the sum of the modulated Walsh functions — channel carriers — are studied.

Пусть в N-мерном базисе Уолша нулевая (по Уолшу) функция постоянна и равна 1, а все остальные N-1 функций модулированы информационными битами «1» (в этом случае соответствующий канальный переносчик присутствует в групповом сигнале) или «0» (в этом случае соответствующий канальный переносчик в групповом сигнале отсутствует), причем длительность информационного бита равна длительности интервала ортогональности, состоящего из N чипов. Тогда справедливы следующие положения.Suppose that in the N-dimensional Walsh basis the zero (according to Walsh) function is constant and equal to 1, and all other N-1 functions are modulated with information bits “1” (in this case, the corresponding channel carrier is present in the group signal) or “0” (in this In this case, the corresponding channel carrier is absent in the group signal), and the duration of the information bit is equal to the duration of the orthogonality interval, consisting of N chips. Then the following points are true.

1. Минимально возможное значение любого чипа группового сигнала, кроме первого, равно минус N/2, где N - размерность базиса функций Уолша (возможное количество канальных переносчиков в данной системе). При этом минимально возможное значение первого чипа группового сигнала равно 1.
2. Максимально возможное значение первого чипа интервала ортогональности группового сигнала равно N, а максимально возможное значение любого следующего по времени чипа того же интервала ортогональности группового сигнала не превышает N/2.1. The minimum possible value of any group signal chip, except the first, is minus N / 2, where N is the dimension of the basis of Walsh functions (the possible number of channel carriers in this system). In this case, the minimum possible value of the first group signal chip is 1.
2. The maximum possible value of the first chip of the group signal orthogonality interval is N, and the maximum possible value of any next chip of the same group signal orthogonality interval does not exceed N / 2.

Доказательство.Evidence.

Для наглядности, без потери общности исследования, рассмотрим случай N=8. Соответствующий этому базису набор функций Уолша, упорядоченных по Уолшу, представлен в таблице.For clarity, without loss of generality of the study, we consider the case N = 8. The set of Walsh functions corresponding to this basis, ordered by Walsh, is presented in the table.

ТаблицаTable № функции УолшаWalsh Function Number Относительная амплитуда чипаRelative amplitude of the chip 1 чип1 chip 2 чип2 chip 3 чип3 chip 4 чип4 chip 5 чип5 chip 6 чип6 chip 7 чип7 chip 8 чип8 chip 00 1one 1one 1one 1one 1one 1one 1one 1one 1one 1one 1one 1one 1one -1-one -1-one -1-one -1-one 22 1one 1one -1-one -1-one -1-one -1-one 1one 1one 33 1one 1one -1-one -1-one 1one 1one -1-one -1-one 4four 1one -1-one -1-one 1one 1one -1-one -1-one 1one 55 1one -1-one -1-one 1one -1-one 1one 1one -1-one 66 1one -1-one 1one -1-one -1-one 1one -1-one 1one 77 1one -1-one 1one -1-one 1one -1-one 1one -1-one

Как видно из таблицы, амплитуда первого чипа любой функции Уолша в результате модуляции принимает значение +1 или 0, а значения остальных чипов равны +1 или -1. Тогда сумма амплитуд всех первых чипов может принимать значения только от +1 до +8, а амплитуда любого другого чипа группового сигнала может принимать значения только от -4 до +4.As can be seen from the table, the amplitude of the first chip of any Walsh function as a result of modulation takes the value +1 or 0, and the values of the remaining chips are +1 or -1. Then the sum of the amplitudes of all the first chips can take values only from +1 to +8, and the amplitude of any other group signal chip can take values only from -4 to +4.

Так как характеристики любого базиса Уолша размерности N=2ⁿ, где n - положительное целое число, аналогичны характеристикам рассмотренного базиса N=8, можно утверждать, что максимально возможное значение первого чипа интервала ортогональности группового сигнала равно N, а любой следующий по времени чип в том же интервале ортогональности может принимать значения только от -N/2 до N/2, то есть в групповом сигнале не могут встретиться два чипа подряд с амплитудой, заключенной в пределах от N/2 до N. С другой стороны, минимально возможное (в алгебраическом смысле) значение группового сигнала составляет минус N/2.Since the characteristics of any Walsh basis of dimension N = 2 ⁿ , where n is a positive integer, are similar to the characteristics of the considered basis N = 8, it can be argued that the maximum possible value of the first chip of the group signal orthogonality interval is N, and any chip that follows in time in the same orthogonality interval, it can take values only from -N / 2 to N / 2, that is, two chips in a row with an amplitude enclosed in the range from N / 2 to N cannot meet in a group signal. On the other hand, the smallest possible (in algebraic com sense) baseband signal value is minus N / 2.

Эти свойства и положены в основу предлагаемой полезной модели. Как видно из сказанного выше, минимально достаточная длина m синхрогруппы в составе группового сигнала составляет:These properties are the basis of the proposed utility model. As can be seen from the above, the minimum sufficient length m of the synchro group in the group signal is:

Первый вариант: m=1, при этом должно выполняться условие -N≤A_син<-N/2, где A_син - относительная амплитуда одночиповой синхрогруппы.The first option: m = 1, while the condition -N≤A _syn <-N / 2, where A _syn is the relative amplitude of the single-chip synchro group, should be fulfilled.

Второй вариант: m=2, при этом должны выполняться условия N/2<A_1,2син≤N и A_1син≠A_2син, где A_1,2син - относительные амплитуды первого и второго чипов синхрогруппы.The second option: m = 2, while the conditions N / 2 <A _1,2syn ≤N and A _1syn ≠ A _2sin , where A _1,2syn are the relative amplitudes of the first and second chips of the _{sync group} , should be fulfilled.

Claims

1. A synchronization system for the intervals of orthogonality of Walsh functions for a code-division multiplexing information transmission system, comprising a buffer matching cascade on the receiving side connected to an input of a clock isolator, a pulse shaper, a switch, a key unit, a comparator, characterized in that the transmitting side introduced the first read-only memory (ROM), an additional switch, a first decoder, a first counter, while the first input of the additional switch is is an input for supplying a group signal from a channel signal combining device, its second input is connected to the output of the first ROM, its control input is connected to the output of the first decoder and the input of the zeroing signal of the first counter, the input of which is an input for supplying clock pulses from a clock source, output the first counter is connected to the input of the first decoder, and the output of the additional switch is an output for connecting to the modulator of the RF CDMA system, a second ROM is introduced on the receiving side, the second a decoder and a second counter, while the output of the buffer matching stage is connected to the input of the switch, the first output of which is connected to the input of the key unit, and the second output is an output for connecting to a synchronism state monitoring device, the output of the key unit is connected to one of the comparator inputs, the second input which is connected to the output of the second ROM, the output of the comparator is connected to the control input of the second counter, the output of which is connected to the input of the second decoder, the output of which is the output of the device chronization for connection to the decoder CDMA system, a well is connected to the reset input of the second counter and the control input of the switch extractor output clock-pulse generator connected to the clock input of the second counter and to the control input of the key block.

2. A synchronization system over the intervals of orthogonality of Walsh functions for a code-division multiplexing information transmission system, comprising a buffer matching cascade on the receiving side, connected to the input of a clock isolator, a pulse shaper, a key unit, a comparator, a switch, characterized in that an additional switch, the first ROM, the first and second decoders, the first and second counters and the trigger are introduced to the transmitting side, while the first input of the additional switch is input an ode for supplying a group signal from the output of the channel signal combining device, and the output of the additional switch is an output for connecting to the modulator of the CDMA RF system, the input of the first counter and the input of the second counter are inputs for supplying clock pulses from the clock source, the output of the first counter is connected to the input of the first decoder, the output of which is connected to the control input of the second counter, to the input of zeroing the first counter and to the input of the trigger, the output of the second counter is connected to the input of the second of the decoder and with the address input of the first ROM, the output of the second decoder is connected to the zeroing input of the second counter and to the control input of the trigger, the output of the first ROM is connected to the second input of the additional switch, the output of the trigger is connected to the control input of the additional switch, and the second ROM is introduced on the receiving side, the third and fourth decoders, the third and fourth counters, while the input of the switch is connected to the output of the buffer matching stage, the first output of the switch is connected to the input of the key block, the output One of the key blocks is connected to one of the inputs of the comparator, the second input of which is connected to the output of the second ROM, the output of the comparator is connected to the input of the third counter and to the input of zeroing this counter, the output of the third counter is connected to the input of the third decoder and to the address input of the second ROM, the output of the third the decoder is connected to the control input of the fourth counter, the output of which is connected to the input of the fourth decoder, the output of which is the output of the synchronization device for connecting to the decoder, and is also connected to Odom zeroing the fourth counter and the control input of the switch, the output extractor clock-generator is connected to the clock input of the fourth counter and to the control input of the key block.