RU2817107C1

RU2817107C1 - Semiconductor structure and method of its manufacturing

Info

Publication number: RU2817107C1
Application number: RU2023114230A
Authority: RU
Inventors: Цинхуа ХАНЬ
Original assignee: Чансинь Мемори Текнолоджис, Инк.
Priority date: 2021-07-01
Filing date: 2021-11-02
Publication date: 2024-04-10

Abstract

FIELD: elements of electrical equipment.

SUBSTANCE: method of making a semiconductor structure includes: providing a base; formation of bit lines on the base and formation of semiconductor channels on surfaces of the bit lines remote from the base, so that the semiconductor channel includes a first doping region, a channel region and a second doping region arranged in series; forming a first dielectric layer so that the first dielectric layer surrounds the side walls of the semiconductor channels, and a first gap is provided between portions of the first dielectric layer located on the side walls of adjacent semiconductor channels on the same bit line; formation of the second dielectric layer so that the second dielectric layer fills the first gaps, wherein the material of the second dielectric layer is different from the material of the first dielectric layer; removing a portion of the first dielectric layer to open the side walls of the channel regions; forming an insulating layer such that it covers at least the surfaces of the side walls of the channel regions, and second gaps are provided between the insulating layer and the second dielectric layer; and formation of number lines so that number lines fill the second gaps.

EFFECT: present invention discloses a semiconductor structure and a method of making said structure.

11 cl, 31 dwg

Description

ПЕРЕКРЕСТНАЯ ССЫЛКА НА РОДСТВЕННУЮ ЗАЯВКУCROSS REFERENCE TO RELATED APPLICATION

[0001] Настоящее раскрытие испрашивает приоритет по китайской патентной заявке 202110746053.8 под названием «ПОЛУПРОВОДНИКОВАЯ СТРУКТУРА И СПОСОБ ЕЕ ИЗГОТОВЛЕНИЯ», поданной 1 июля 2021 г., которая полностью включена в настоящий документ посредством ссылки.[0001] This disclosure claims benefit from Chinese Patent Application No. 202110746053.8 entitled “SEMICONDUCTOR STRUCTURE AND METHOD OF MANUFACTURING THEREOF,” filed July 1, 2021, which is incorporated herein by reference in its entirety.

ОБЛАСТЬ ТЕХНИКИTECHNICAL FIELD

[0002] Настоящее раскрытие относится, без ограничения, к полупроводниковой структуре и способу ее изготовления.[0002] The present disclosure relates, without limitation, to a semiconductor structure and a method for manufacturing the same.

УРОВЕНЬ ТЕХНИКИBACKGROUND OF THE ART

[0003] По мере повышения степени интеграции полупроводниковых устройств специалисты в соответствующей области техники начинают уделять все больше внимания изучению того, каким образом расположить транзисторы в полупроводниковых структурах и уменьшить размеры отдельных функциональных устройств в полупроводниковых структурах.[0003] As the degree of integration of semiconductor devices increases, those skilled in the art are beginning to devote increasing attention to learning how to arrange transistors in semiconductor structures and reduce the size of individual functional devices in semiconductor structures.

[0004] В предшествующем уровне техники ячейки памяти динамической памяти с произвольным доступом (dynamic random access memory, DRAM) на основе транзисторов с седловидными ребрами занимают площадь 6F2 (F: минимальный размер рисунка, доступный при конкретных условиях процесса). В случае дополнительного уменьшения занимаемой площади DRAM, при пропорциональном масштабировании DRAM возникает такая проблема, как эффект близости затвора, которая будет негативно влиять на электрические характеристики DRAM. Если в качестве входных транзисторов используются транзисторы с круговым затвором (gate-all-around, GAA), то площадь, занимаемая транзисторами с круговым затвором, может достигать 4F2. В принципе, может быть достигнута более высокая плотность, но имеют место такие проблемы, как трудности с травлением линии слов, или числовой шины, (word line) в пределах некоторых диапазонов размеров из-за ограничений оборудования, используемого в производственном процессе, и самого производственного процесса.[0004] In the prior art, dynamic random access memory (DRAM) cells based on saddle fin transistors occupy an area of 6F2 (F: the minimum pattern size available under specific process conditions). If the DRAM footprint is further reduced, DRAM proportional scaling introduces the problem of gate proximity effect, which will negatively affect the electrical performance of DRAM. If gate-all-around (GAA) transistors are used as input transistors, the area occupied by gate-all-around transistors can reach 4F2. In principle, higher densities can be achieved, but there are problems such as difficulty in etching the word line within some size ranges due to limitations of the equipment used in the manufacturing process and the manufacturing process itself. process.

РАСКРЫТИЕ СУЩНОСТИ ИЗОБРЕТЕНИЯDISCLOSURE OF THE INVENTION

[0005] Ниже представлен обзор объекта, подробно описанного в настоящем раскрытии, причем данный обзор не предназначен для ограничения объема защиты формулы изобретения.[0005] The following is an overview of the subject matter described in detail in the present disclosure, and this overview is not intended to limit the scope of the claims.

[0006] В вариантах осуществления настоящего раскрытия предложены полупроводниковая структура и способ ее изготовления, которые полезны для упрощения формирования числовых шин и получения числовых шин и полупроводниковых каналов малого размера с высокой точностью.[0006] Embodiments of the present disclosure provide a semiconductor structure and a manufacturing method thereof that are useful for simplifying the generation of word lines and producing small sized word lines and semiconductor channels with high precision.

[0007] Согласно первому аспекту вариантов осуществления настоящего раскрытия, предложен способ изготовления полупроводниковой структуры, включающий в себя: обеспечение основы; формирование линий битов, или разрядных шин, (bit line) на основе и формирование полупроводниковых каналов на поверхностях линий битов, удаленных от основы, таким образом, чтобы полупроводниковый канал включал в себя первую область легирования, канальную область и вторую область легирования, последовательно расположенные вдоль направления от основы к линии битов; формирование первого диэлектрического слоя таким образом, чтобы первый диэлектрический слой окружал боковые стенки полупроводниковых каналов, причем между участками первого диэлектрического слоя, расположенными на боковых стенках соседних полупроводниковых каналов на одной и той же линии битов, обеспечен первый зазор; формирование второго диэлектрического слоя таким образом, чтобы второй диэлектрический слой заполнял первые зазоры, причем материал второго диэлектрического слоя отличается от материала первого диэлектрического слоя; удаление участка первого диэлектрического слоя для открытия боковых стенок канальных областей; формирование изолирующего слоя таким образом, чтобы изолирующий слой покрывал по меньшей мере поверхности боковых стенок канальных областей, и между изолирующим слоем и вторым диэлектрическим слоем были обеспечены вторые зазоры; и формирование числовых шин таким образом, чтобы числовые шины заполняли вторые зазоры.[0007] According to a first aspect of embodiments of the present disclosure, there is provided a method for manufacturing a semiconductor structure, including: providing a substrate; forming bit lines on the substrate and forming semiconductor channels on bit line surfaces remote from the substrate such that the semiconductor channel includes a first doping region, a channel region, and a second doping region successively disposed along directions from the base to the bit line; forming a first dielectric layer such that the first dielectric layer surrounds the side walls of the semiconductor channels, and a first gap is provided between portions of the first dielectric layer located on the side walls of adjacent semiconductor channels on the same bit line; forming a second dielectric layer such that the second dielectric layer fills the first gaps, the material of the second dielectric layer being different from the material of the first dielectric layer; removing a portion of the first dielectric layer to expose the side walls of the channel regions; forming an insulating layer such that the insulating layer covers at least the surfaces of the side walls of the channel regions, and second gaps are provided between the insulating layer and the second dielectric layer; and forming the number lines such that the number lines fill the second gaps.

[0008] Согласно второму аспекту вариантов осуществления настоящего раскрытия, предложена полупроводниковая структура, включающая в себя: основу; линии битов, расположенные на основе; полупроводниковые каналы, расположенные на поверхностях линий битов, причем полупроводниковый канал включает в себя первую область легирования, канальную область и вторую область легирования, последовательно расположенные вдоль направления от основы к линии битов, и первая область легирования находится в контакте с линией битов; первый диэлектрический слой, окружающий первые области легирования, причем между участками первого диэлектрического слоя, покрывающими боковые стенки соседних первых областей легирования на одной и той же линии битов, обеспечен первый зазор; изолирующий слой, покрывающий по меньшей мере поверхности боковых стенок канальных областей; числовые шины, окружающие изолирующий слой, расположенный на боковых стенках канальных областей, причем между соседними числовыми шинами обеспечен второй зазор; и изоляционный слой, расположенный по меньшей мере в первых зазорах и вторых зазорах, причем верхняя поверхность изоляционного слоя, удаленная от основы, расположена не ниже, чем верхняя поверхность второй области легирования, удаленная от основы.[0008] According to a second aspect of embodiments of the present disclosure, there is provided a semiconductor structure including: a substrate; bit lines located on the base; semiconductor channels located on the surfaces of the bit lines, the semiconductor channel including a first doping region, a channel region and a second doping region successively arranged along a direction from the substrate to the bit line, and the first doping region is in contact with the bit line; a first dielectric layer surrounding the first doping regions, wherein a first gap is provided between portions of the first dielectric layer covering the side walls of adjacent first doping regions on the same bit line; an insulating layer covering at least the surfaces of the side walls of the channel regions; number lines surrounding an insulating layer located on the side walls of the channel regions, a second gap being provided between adjacent number lines; and an insulating layer located in at least the first gaps and the second gaps, wherein the upper surface of the insulating layer remote from the substrate is located not lower than the upper surface of the second alloying region remote from the substrate.

[0009] Другие аспекты настоящего раскрытия станут понятными после прочтения и уяснения чертежей и раздела «Осуществление изобретения».[0009] Other aspects of the present disclosure will become apparent upon reading and understanding of the drawings and the following embodiment of the invention.

КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙBRIEF DESCRIPTION OF THE DRAWINGS

[0010] Сопроводительные чертежи, включенные в настоящее описание и образующие часть описания, иллюстрируют варианты осуществления настоящего раскрытия и используются вместе с настоящим описанием для объяснения принципов вариантов осуществления настоящего раскрытия. На этих сопроводительных чертежах аналогичные ссылочные номера используются для представления аналогичных элементов. Сопроводительные чертежи в нижеследующем описании относятся к части вариантов осуществления настоящего раскрытия, а не ко всем из них. Специалисты в данной области техники могут создавать другие сопроводительные чертежи, основанные на этих сопроводительных чертежах, без приложения творческих усилий.[0010] The accompanying drawings, included herein and forming a part of the description, illustrate embodiments of the present disclosure and are used in conjunction with the present description to explain the principles of the embodiments of the present disclosure. In these accompanying drawings, like reference numerals are used to represent like elements. The accompanying drawings in the following description refer to a portion of the embodiments of the present disclosure and not all of them. Those skilled in the art can create other accompanying drawings based on these accompanying drawings without creative effort.

[0011] ФИГ. 1-25 представляют собой схематические структурные чертежи, соответствующие этапам способа изготовления полупроводниковой структуры согласно варианту осуществления настоящего раскрытия; и[0011] FIG. 1 to 25 are schematic structure drawings corresponding to steps of a method for manufacturing a semiconductor structure according to an embodiment of the present disclosure; And

[0012] ФИГ. 26-31 представляют собой схематические структурные чертежи, соответствующие этапам способа изготовления полупроводниковой структуры согласно еще одному варианту осуществления настоящего раскрытия.[0012] FIG. 26 to 31 are schematic structure drawings corresponding to steps of a method for manufacturing a semiconductor structure according to another embodiment of the present disclosure.

ОСУЩЕСТВЛЕНИЕ ИЗОБРЕТЕНИЯIMPLEMENTATION OF THE INVENTION

[0013] Технические решения в вариантах осуществления настоящего раскрытия описаны ниже ясным и исчерпывающим образом со ссылкой на сопроводительные чертежи в вариантах осуществления настоящего раскрытия. Очевидно, что описанные варианты осуществления представляют собой лишь варианты осуществления настоящего раскрытия, а не все из них. Все другие варианты осуществления, создаваемые специалистами в данной области техники на основе указанных вариантов осуществления настоящего раскрытия без приложения творческих усилий, должны входить в объем защиты настоящего раскрытия. Следует отметить, что варианты осуществления в настоящем раскрытии и признаки в вариантах осуществления могут быть объединены друг с другом неконфликтным образом.[0013] The technical solutions in the embodiments of the present disclosure are described below in a clear and comprehensive manner with reference to the accompanying drawings in the embodiments of the present disclosure. It will be appreciated that the described embodiments represent only embodiments of the present disclosure and not all of them. All other embodiments created by those skilled in the art based on these embodiments of the present disclosure without creative efforts shall be within the scope of protection of the present disclosure. It should be noted that the embodiments in the present disclosure and the features in the embodiments can be combined with each other in a non-conflicting manner.

[0014] В результате исследований было обнаружено, что при формировании числовых шин, окружающих боковые стенки канальных областей полупроводниковых каналов в транзисторе с круговым затвором, требуются процессы осаждения и травления для формирования множества дискретных числовых шин. Однако вследствие сравнительно высокой плотности и сравнительно малых зазоров между соседними полупроводниковыми каналами трудно управлять точностью травления при формировании числовых шин с помощью процесса травления, и таким образом также трудно управлять точностью размеров при формировании числовых шин. Кроме того, когда размер транзистора с круговым затвором сравнительно мал, трудно управлять концентрацией легирования для каждой области полупроводникового канала при формировании транзистора с круговым затвором, имеющего вертикальную структуру, что негативно влияет на выход годных по PN-переходу, формируемому на заключительном этапе.[0014] As a result of research, it has been discovered that when forming the word lines surrounding the side walls of the channel regions of the semiconductor channels in a circular gate transistor, deposition and etching processes are required to form a plurality of discrete word lines. However, due to the comparatively high density and comparatively small gaps between adjacent semiconductor channels, it is difficult to control the etching precision when forming word lines by an etching process, and thus it is also difficult to control the dimensional accuracy when forming word lines. In addition, when the size of the circular gate transistor is relatively small, it is difficult to control the doping concentration for each region of the semiconductor channel when forming the circular gate transistor having a vertical structure, which negatively affects the yield of the PN junction formed at the final stage.

[0015] В вариантах осуществления настоящего раскрытия предложены полупроводниковая структура и способ ее изготовления. Согласно способу изготовления, участок первого диэлектрического слоя занимает места изолирующего слоя и числовых шин, которые должны быть сформированы впоследствии. После формирования второго диэлектрического слоя, при удалении участка первого диэлектрического слоя на боковых стенках канальных областей, оставшийся участок первого диэлектрического слоя располагается на боковых стенках первых областей легирования, так что при формировании изолирующего слоя на боковых стенках канальных областей оставшийся участок первого диэлектрического слоя может защищать первые области легирования от негативных воздействий. В дополнение, между изолирующим слоем и вторым диэлектрическим слоем сформированы вторые зазоры. Числовые шины с очень точным размером могут быть сформированы во вторых зазорах с самовыравниванием без процесса травления, что полезно для упрощения формирования числовых шин. Кроме того, регулирование размера вторых зазоров обеспечивает возможность получения числовых шин с малым размером. В дополнение, обеспечивается возможность того, чтобы концентрации легирования для легирующего иона в первой области легирования, канальной области и второй области легирования была одинакова, так что устройство, сформированное в полупроводниковом канале 105, будет представлять собой беспереходный транзистор.[0015] Embodiments of the present disclosure provide a semiconductor structure and a method for manufacturing it. According to the manufacturing method, a portion of the first dielectric layer takes the place of an insulating layer and number lines, which must be formed subsequently. After forming the second dielectric layer, by removing a portion of the first dielectric layer on the side walls of the channel regions, the remaining portion of the first dielectric layer is located on the side walls of the first doping regions, so that when an insulating layer is formed on the side walls of the channel regions, the remaining portion of the first dielectric layer can protect the first alloying areas from negative influences. In addition, second gaps are formed between the insulating layer and the second dielectric layer. Number lines with a very precise size can be formed in the second gaps with self-alignment without an etching process, which is useful for simplifying the formation of number lines. In addition, adjusting the size of the second gaps makes it possible to obtain number lines with a small size. In addition, it is possible that the doping concentrations for the doping ion in the first doping region, the channel region and the second doping region are the same, so that the device formed in the semiconductor channel 105 is a junctionless transistor.

[0016] В варианте осуществления настоящего раскрытия предложен способ изготовления полупроводниковой структуры. Способ изготовления полупроводниковой структуры, предложенный в варианте осуществления настоящего раскрытия, подробно описан ниже со ссылкой на сопроводительные чертежи. ФИГ. 1-25 представляют собой схематические структурные чертежи, соответствующие этапам способа изготовления полупроводниковой структуры согласно варианту осуществления настоящего раскрытия. Следует отметить, что для удобного описания и наглядного иллюстрирования этапов способа изготовления полупроводниковой структуры, все ФИГ. 1-25 в данном варианте осуществления представляют собой частичные схематические структурные чертежи полупроводниковой структуры.[0016] An embodiment of the present disclosure provides a method for manufacturing a semiconductor structure. The method for manufacturing a semiconductor structure proposed in the embodiment of the present disclosure is described in detail below with reference to the accompanying drawings. FIG. 1 to 25 are schematic structure drawings corresponding to steps of a method for manufacturing a semiconductor structure according to an embodiment of the present disclosure. It should be noted that for convenient description and visual illustration of the steps of the method for manufacturing a semiconductor structure, all FIGS. 1 to 25 in this embodiment are partial schematic structural drawings of a semiconductor structure.

[0017] Со ссылкой на ФИГ. 1, обеспечена основа 100. В данном варианте осуществления основа 100 включает в себя подложку 110, буферный слой 120 и защитный слой 130, которые последовательно наслоены на подложку 110.[0017] With reference to FIG. 1, a substrate 100 is provided. In this embodiment, the substrate 100 includes a substrate 110, a buffer layer 120, and a protective layer 130, which are sequentially laminated onto the substrate 110.

[0018] В данном варианте осуществления обеспечение основы 100 включает в себя:[0018] In this embodiment, the support 100 includes:

[0019] Обеспечение подложки 110, которая может быть изготовлена из простого полупроводникового материала или кристаллического неорганического смешанного полупроводникового материала. Простой полупроводниковый материал может включать в себя кремний или германий, а кристаллический неорганический смешанный полупроводниковый материал может включать в себя карбид кремния, кремний-германий, арсенид галлия, арсенид индия-галлия или тому подобное.[0019] Providing a substrate 110 that can be made of a simple semiconductor material or a crystalline inorganic mixed semiconductor material. The simple semiconductor material may include silicon or germanium, and the crystalline inorganic mixed semiconductor material may include silicon carbide, silicon germanium, gallium arsenide, indium gallium arsenide, or the like.

[0020] Подложка 110 включает в себя полупроводниковый слой 11 с карманом, легированный ионами первого типа; и исходный полупроводниковый слой 10, обеспеченный на полупроводниковом слое 11 с карманом.[0020] The substrate 110 includes a pocket semiconductor layer 11 doped with a first type of ion; and a source semiconductor layer 10 provided on the pocket semiconductor layer 11.

[0021] Исходный полупроводниковый слой 10 подвергают легированию и отжигу таким образом, чтобы исходный полупроводниковый слой 10 был легирован ионами второго типа, которые используют для последующего формирования числовых шин и полупроводниковых каналов на базе исходного полупроводникового слоя 10. Ион второго типа отличается от иона первого типа, и ион первого типа и ион второго типа соответственно представляют собой одно из иона N-типа или иона Р-типа. Ион N-типа представляет собой по меньшей мере одно из иона мышьяка, иона фосфора или иона сурьмы, а ион Р-типа представляет собой по меньшей мере одно из иона бора, иона индия или иона галлия.[0021] The original semiconductor layer 10 is doped and annealed such that the original semiconductor layer 10 is doped with a second type of ion, which is used to subsequently form number lines and semiconductor channels based on the original semiconductor layer 10. The second type ion is different from the first type ion. , and the first type ion and the second type ion are respectively one of an N-type ion or a P-type ion. The N-type ion is at least one of an arsenic ion, a phosphorus ion or an antimony ion, and the P-type ion is at least one of a boron ion, an indium ion or a gallium ion.

[0022] Легирующая обработка может быть осуществлена путем высокотемпературной диффузии или ионной имплантации. При легировании исходного полупроводникового слоя 10 путем ионной имплантации осуществляют отжиг при 800-1000°С.[0022] Doping treatment can be carried out by high temperature diffusion or ion implantation. When doping the initial semiconductor layer 10 by ion implantation, annealing is carried out at 800-1000°C.

[0023] В данном варианте осуществления концентрация легирования для иона второго типа в исходном полупроводниковом слое 10 составляет от 1 × 10¹⁹ атомов/см³ до 1 × 10²⁰ атомов/см³. В направлении от исходного полупроводникового слоя 10 к полупроводниковому слою 11 с карманом глубина легирования ионами второго типа в исходном полупроводниковом слое 10 составляет 150-250 нм. Ион первого типа представляет собой ионы Р-типа, а ион второго типа - ион N-типа. В других вариантах осуществления ион первого типа может представлять собой ион N-типа, а ион второго типа может представлять собой ион Р-типа.[0023] In this embodiment, the doping concentration for the second type ion in the original semiconductor layer 10 is from 1 x 10 ¹⁹ atoms/cm ³ to 1 x 10 ²⁰ atoms/cm ³ . In the direction from the original semiconductor layer 10 to the semiconductor layer 11 with the pocket, the depth of doping with ions of the second type in the original semiconductor layer 10 is 150-250 nm. The first type of ion is a P-type ion, and the second type of ion is an N-type ion. In other embodiments, the first type ion may be an N-type ion and the second type ion may be a P-type ion.

[0024] Буферный слой 120 и защитный слой 130 последовательно наслоены на сторону исходного полупроводникового слоя 10, удаленную от полупроводникового слоя 11 с карманом. В некоторых примерах буферный слой 120 и защитный слой 130 могут быть сформированы посредством процесса осаждения. Буферный слой 120 изготовлен из оксида кремния, а защитный слой 130 изготовлен из нитрида кремния.[0024] The buffer layer 120 and the protective layer 130 are sequentially laminated to the side of the original semiconductor layer 10 away from the pocket semiconductor layer 11. In some examples, the buffer layer 120 and the protective layer 130 may be formed through a deposition process. The buffer layer 120 is made of silicon oxide, and the protective layer 130 is made of silicon nitride.

[0025] Нитрид кремния может быть осажден с помощью процесса химического осаждения из паровой фазы с образованием защитного слоя 130. Пленочный слой нитрида кремния достаточно медленно окисляется, что обеспечивает возможность защиты подложки 110, расположенной под пленочным слоем нитрида кремния, и предотвращения окисления подложки 110.[0025] The silicon nitride may be deposited using a chemical vapor deposition process to form a protective layer 130. The silicon nitride film layer oxidizes sufficiently slowly to allow the substrate 110 located underneath the silicon nitride film layer to be protected and the substrate 110 to be prevented from oxidizing.

[0026] В некоторых примерах подложка 110 представляет собой кремниевую подложку. Постоянная решетки и коэффициент теплового расширения нитрида кремния имеют большое несоответствие с этими же параметрами кремниевой подложки. Если нитрид кремния осаждается непосредственно на кремниевую подложку, то вследствие высокой плотности дефектов поверхность раздела между нитридом кремния и кремнием с высокой вероятностью станет ловушкой для носителей или центром рекомбинации. Это влияет на подвижность носителей в кремнии и, таким образом, на рабочие характеристики и срок службы полупроводниковой структуры. Вследствие относительно высокого напряжения пленки нитрида кремния она подвержена растрескиванию при непосредственном осаждении на кремниевую подложку. Перед осаждением нитрида кремния на кремниевую подложку, осаждают оксид кремния в виде буферного слоя 120, таким образом улучшая рабочие характеристики и срок службы полупроводниковой структуры.[0026] In some examples, substrate 110 is a silicon substrate. The lattice constant and coefficient of thermal expansion of silicon nitride have a large discrepancy with the same parameters of the silicon substrate. If silicon nitride is deposited directly onto a silicon substrate, the interface between silicon nitride and silicon is likely to become a carrier trap or recombination center due to the high defect density. This affects the carrier mobility in the silicon and thus the performance and lifetime of the semiconductor structure. Due to the relatively high voltage of the silicon nitride film, it is susceptible to cracking when directly deposited onto a silicon substrate. Before deposition of silicon nitride onto the silicon substrate, silicon oxide is deposited as a buffer layer 120, thereby improving the performance and service life of the semiconductor structure.

[0027] Со ссылкой на ФИГ. 1-4, на основе 100 формируют линии 104 битов, и на поверхностях линий 104 битов, удаленных от основы 100, формируют полупроводниковые каналы 105. Полупроводниковый канал 105 включает в себя первую область I легирования, канальную область II и вторую область III легирования, расположенные последовательно вдоль направления Z от основы 100 к линии 104 битов.[0027] With reference to FIG. 1-4, bit lines 104 are formed on the base 100, and semiconductor channels 105 are formed on the surfaces of the bit lines 104 remote from the base 100. The semiconductor channel 105 includes a first doping region I, a channel region II, and a second doping region III located sequentially along the Z direction from the 100 base to the 104 bit line.

[0028] В данном варианте осуществления формирование линий 104 битов и полупроводниковых каналов 105 включает в себя нижеследующее.[0028] In this embodiment, the generation of bit lines 104 and semiconductor channels 105 includes the following.

[0029] Со ссылкой на ФИГ. 1, формируют первый маскирующий слой 102 на основе 100 таким образом, чтобы первый маскирующий слой 102 включал в себя множество первых отверстий Ь, отделенных друг от друга. Длина первого отверстия b вдоль направления X прохождения первого отверстия b является такой же, что и длина линии битов, которая будет сформирована впоследствии.[0029] With reference to FIG. 1, form a first mask layer 102 on the base 100 such that the first mask layer 102 includes a plurality of first holes b separated from each other. The length of the first hole b along the passing direction X of the first hole b is the same as the length of the bit line that will be generated subsequently.

[0030] Со ссылкой на ФИГ. 2, осуществляют травление основы 100 с использованием первого маскирующего слоя 102 в качестве маски для формирования множества первых канавок а и удаляют первый маскирующий слой 102.[0030] With reference to FIG. 2, the base 100 is etched using the first mask layer 102 as a mask to form a plurality of first grooves a, and the first mask layer 102 is removed.

[0031] В данном варианте осуществления глубина первой канавки а вдоль направления Z, перпендикулярного поверхности основы 100, составляет 250-300 нм. Глубина первой канавки а больше, чем глубина легирования исходного полупроводникового слоя 10 ионами второго типа. Поэтому исходный полупроводниковый слой 10, легированный ионами второго типа, может быть подвергнут травлению для способствования последующему формированию полупроводниковых каналов и линий битов, которые легированы ионами второго типа с высокой концентрацией легирования.[0031] In this embodiment, the depth of the first groove a along the Z direction perpendicular to the surface of the base 100 is 250-300 nm. The depth of the first groove a is greater than the depth of doping of the original semiconductor layer with 10 ions of the second type. Therefore, the original semiconductor layer 10 doped with the second type of ions may be etched to promote the subsequent formation of semiconductor channels and bit lines that are doped with the second type of ions at a high doping concentration.

[0032] Со ссылкой на ФИГ. 3, в первых канавках а формируют пятый диэлектрический слой 153.[0032] With reference to FIG. 3, a fifth dielectric layer 153 is formed in the first grooves a.

[0033] В данном варианте осуществления формирование пятого диэлектрического слоя 153 может включать в себя: формирование, посредством процесса осаждения, пятой диэлектрической пленки, которая покрывает верхнюю поверхность защитного слоя 130 и используется для заполнения; и осуществление процесса химико-механической планаризации на пятой диэлектрической пленке до тех пор, пока не будет открыта верхняя поверхность защитного слоя 130, при этом оставшийся участок пятой диэлектрической пленки образует пятый диэлектрический слой 153. Пятая диэлектрическая пленка включает в себя оксид кремния.[0033] In this embodiment, forming the fifth dielectric layer 153 may include: forming, through a deposition process, a fifth dielectric film that covers the top surface of the protective layer 130 and is used for padding; and performing a chemical-mechanical planarization process on the fifth dielectric film until the top surface of the protective layer 130 is exposed, with the remaining portion of the fifth dielectric film forming a fifth dielectric layer 153. The fifth dielectric film includes silicon oxide.

[0034] На верхней поверхности, образованной пятым диэлектрическим слоем 153 и оставшимся участком основы 100, формируют второй маскирующий слой 112 таким образом, чтобы второй маскирующий слой 112 включал в себя множество вторых отверстий с, отделенных друг от друга. Длина второго отверстия с вдоль направления Y прохождения второго отверстия с является такой же, что и длина числовые шины, которая будет сформирована впоследствии.[0034] On the top surface formed by the fifth dielectric layer 153 and the remaining portion of the base 100, a second mask layer 112 is formed such that the second mask layer 112 includes a plurality of second holes c separated from each other. The length of the second hole c along the Y passage direction of the second hole c is the same as the length of the number line to be formed subsequently.

[0035] В данном варианте осуществления, со ссылкой на ФИГ. 1 и ФИГ. 3, направление X прохождения первого отверстия b перпендикулярно направлению Y прохождения второго отверстия с. Таким образом, полупроводниковые каналы, которые будут сформированы впоследствии, представляют собой компоновку 4F2, которая дополнительно повышает степень интеграции полупроводниковой структуры. В других вариантах осуществления направление прохождения первого отверстия и направление прохождения второго отверстия пересекаются с образованием угла, который может не составлять 90°.[0035] In this embodiment, with reference to FIG. 1 and FIG. 3, the X passage direction of the first hole b is perpendicular to the Y passage direction of the second hole c. Thus, the semiconductor channels that will be formed subsequently are 4F2 arrangements, which further enhances the degree of integration of the semiconductor structure. In other embodiments, the direction of passage of the first hole and the direction of passage of the second hole intersect to form an angle that may not be 90°.

[0036] Отношение ширины первого отверстия b в направлении Y к ширине второго отверстия с в направлении X равно 2 к 1, чтобы гарантировать возможность того, что впоследствии будет сформировано сквозное отверстие, открывающее участок первого диэлектрического слоя, окружающие боковую стенку канальной области II, что способствует последующему формированию второго зазора, используемого для изготовления числовые шины. В некоторых примерах ширина первого отверстия b в направлении Y равна ширине второго отверстия с в направлении X, и расстояние между соседними первыми отверстиями b равно расстоянию между соседними вторыми отверстиями с. Таким образом, множество полупроводниковых каналов, которые будут сформированы впоследствии, будут располагаться регулярным образом, что дополнительно повышает степень интеграции полупроводниковой структуры. Кроме того, обеспечивается возможность формирования первого маскирующего слоя 102 и второго маскирующего слоя 112 с использованием одной и той же маски, что снижает стоимость изготовления полупроводниковой структуры.[0036] The ratio of the width of the first hole b in the Y direction to the width of the second hole c in the X direction is 2 to 1 to ensure that a through hole is subsequently formed exposing a portion of the first dielectric layer surrounding the side wall of the channel region II, such that promotes the subsequent formation of a second gap used for the manufacture of number bars. In some examples, the width of the first hole b in the Y direction is equal to the width of the second hole c in the X direction, and the distance between adjacent first holes b is equal to the distance between adjacent second holes c. Thus, a plurality of semiconductor channels to be formed subsequently will be arranged in a regular manner, which further enhances the degree of integration of the semiconductor structure. In addition, it is possible to form the first mask layer 102 and the second mask layer 112 using the same mask, which reduces the cost of manufacturing the semiconductor structure.

[0037] В данном варианте осуществления оба из первого маскирующего слоя 102 и второго маскирующего слоя 112 могут быть сформированы с помощью процесса четверного формирования рисунка с самовыравниванием (self-aligned quadruple patterning process, SAQP) или процесса двойного формирования рисунка с самовыравниванием (self-aligned double patterning process, SADP).[0037] In this embodiment, both of the first mask layer 102 and the second mask layer 112 can be formed using a self-aligned quadruple patterning process (SAQP) or a self-aligned double patterning process double patterning process (SADP).

[0038] Co ссылкой на ФИГ. 4, основа 100 (см. ФИГ. 1) и пятый диэлектрический слой 153 подвергают травлению с использованием второго маскирующего слоя 112 в качестве маски для формирования множества вторых канавок d, линий 104 битов и полупроводниковых каналов 105. В направлении Z, перпендикулярном поверхности основы 100, глубина второй канавки d меньше, чем глубина первой канавки а. Таким образом, при формировании линий 104 битов, на сторонах линий 104 битов, удаленных от полупроводникового слоя 11 с карманом, формируют множество полупроводниковых каналов 105, отделенных друг от друга, причем линии 104 битов находятся в контакте с первой областью I легирования полупроводникового канала 105. Второй маскирующий слой 112 удаляют.[0038] With reference to FIG. 4, the substrate 100 (see FIG. 1) and the fifth dielectric layer 153 are etched using the second mask layer 112 as a mask to form a plurality of second grooves d, bit lines 104, and semiconductor channels 105. In the Z direction perpendicular to the surface of the substrate 100 , the depth of the second groove d is less than the depth of the first groove a. Thus, when forming the bit lines 104, a plurality of semiconductor channels 105 separated from each other are formed on the sides of the bit lines 104 remote from the pocket semiconductor layer 11, with the bit lines 104 being in contact with the first doping region I of the semiconductor channel 105. The second mask layer 112 is removed.

[0039] В некоторых примерах глубина второй канавки d составляет от 100 до 150 нм. Поскольку глубина легирования ионами второго типа в исходном полупроводниковом слое 10 (см. ФИГ. 1) составляет от 150 до 250 нм, большая часть или весь исходный полупроводниковый слой 10, легированный ионами второго типа, преобразуется в полупроводниковые каналы 105 после двух травлений.[0039] In some examples, the second groove depth d is between 100 and 150 nm. Since the second type ion doping depth in the original semiconductor layer 10 (see FIG. 1) is 150 to 250 nm, most or all of the second type ion doped original semiconductor layer 10 is converted into semiconductor channels 105 after two etchings.

[0040] Подложку 110 изготавливают из кремния, а пятый диэлектрический слой 153 изготавливают из оксида кремния. При травлении основы 100 и пятого диэлектрического слоя 153 с использованием второго маскирующего слоя 112 в качестве маски, скорость травления для оксида кремния больше, чем для кремния. Поэтому участок боковой стенки линии 104 битов открыт.[0040] The substrate 110 is made of silicon, and the fifth dielectric layer 153 is made of silicon oxide. When etching the substrate 100 and the fifth dielectric layer 153 using the second masking layer 112 as a mask, the etching rate for silicon oxide is faster than for silicon. Therefore, the sidewall portion of the 104 bit line is open.

[0041] В данном варианте осуществления, на полупроводниковом слое 11 с карманом может быть сформировано множество линий 104 битов, отделенных друг от друга, и линии 104 битов могут находиться в контакте с по меньшей мере одной из первых областей I легирования. На ФИГ. 4 показаны четыре линии 104 битов, отделенных друг от друга, причем линии 104 битов контактируют с четырьмя первыми областями I легирования. Количество линий 104 битов и количество первых областей I легирования, контактирующих с каждой из линий 104 битов, могут быть установлены надлежащим образом в соответствии с фактическими электрическими требованиями.[0041] In this embodiment, a plurality of bit lines 104 separated from each other may be formed on the pocketed semiconductor layer 11, and the bit lines 104 may be in contact with at least one of the first doping regions I. In FIG. 4 shows four bit lines 104 separated from each other, with the bit lines 104 contacting four first doping regions I. The number of bit lines 104 and the number of first doping regions I contacting each of the bit lines 104 can be set appropriately according to actual electrical requirements.

[0042] После травления основы 100 и пятого диэлектрического слоя 153 с использованием второго маскирующего слоя 112 в качестве маски, оставшийся участок пятого диэлектрического слоя 153 дополнительно располагаются в зазорах между соседними линиями 104 битов и в зазорах между соседними полупроводниковыми каналами 105. Таким образом достигается электрическая изоляция между соседними исходными линиями 104 битов и соседними полупроводниковыми каналами 105.[0042] After etching the base 100 and the fifth dielectric layer 153 using the second masking layer 112 as a mask, the remaining portion of the fifth dielectric layer 153 is further located in the gaps between adjacent bit lines 104 and in the gaps between adjacent semiconductor channels 105. In this way, electrical isolation between adjacent 104 bit source lines and 105 adjacent semiconductor channels.

[0043] В данном варианте осуществления, поскольку исходный полупроводниковый слой 10 (см. ФИГ. 1) легирован ионами N-типа, сформированные линия 104 битов и полупроводниковый канал 105 могут быть легированы ионами N-типа.[0043] In this embodiment, since the original semiconductor layer 10 (see FIG. 1) is doped with N-type ions, the generated bit line 104 and semiconductor channel 105 can be doped with N-type ions.

[0044] Линию 104 битов легируют ионами N-типа. Полупроводниковый слой 11 с карманом легируют ионами Р-типа. Линия 104 битов и полупроводниковый слой 11 с карманом образуют PN-переход для предотвращения утечки из линии 104 битов, что дополнительно улучшает электрические характеристики полупроводниковой структуры. В еще одном варианте осуществления основа может не включать в себя полупроводниковый слой с карманом, то есть основа представляет собой исходный полупроводниковый слой, и линии битов расположены на поверхности исходного полупроводникового слоя.[0044] The 104 bit line is doped with N-type ions. The semiconductor layer 11 with a pocket is doped with P-type ions. The bit line 104 and the pocketed semiconductor layer 11 form a PN junction to prevent leakage from the bit line 104, which further improves the electrical performance of the semiconductor structure. In yet another embodiment, the substrate may not include a pocketed semiconductor layer, that is, the substrate is a parent semiconductor layer and the bit lines are located on the surface of the parent semiconductor layer.

[0045] Устройство, образованное полупроводниковым каналом 105, представляет собой беспереходный транзистор, то есть первая область I легирования, канальная область II и вторая область III легирования легированы легирующим ионом одного и того же типа, такого как ион N-типа. Кроме того, первая область I легирования, канальная область II и вторая область III легирования могут быть легированы легирующими ионами одного и того же типа. Термин «беспереходный» в настоящем документе относится к отсутствию PN-перехода, то есть отсутствует PN-переход в транзисторе, образованном полупроводниковым каналом 105, и концентрации легирования для легирующего иона в первой области I легирования, канальной области II и второй области III легирования одинаковы. Таким образом, отсутствует необходимость в проведении дополнительного легирования первой области I легирования и второй области III легирования и в результате предотвращается проблема, состоящая в том, что процессом легирования в первой области I легирования и второй области III легирования трудно управлять. Концентрацией легирования становится особенно трудно управлять в случае дальнейшего уменьшения размера транзистора, если дополнительно легируются первая область I легирования и вторая область III легирования. В дополнение, поскольку устройство представляет собой беспереходный транзистор, оно не требует использования процесса легирования истока-стока со сверхвысоким градиентом для создания PN-перехода со сверхвысоким градиентом в наноразмерном диапазоне. В результате обеспечена возможность недопущения таких проблем, как дрейф порогового напряжения и увеличение тока утечки, вызванные резкими изменениями концентрации легирования, и возможность легкого подавления эффекта короткого канала, так что устройство по-прежнему способно работать в диапазоне нескольких нанометров. Такая конструкция дополнительно повышает степень интеграции и электрические характеристики полупроводниковой структуры. Выражение «дополнительное легирование» в настоящем документе относится к легированию, осуществляемому для обеспечения того, чтобы тип легирующего иона в первой области I легирования и второй области III легирования отличался от типа легирующего иона в канальной области II.[0045] The device formed by the semiconductor channel 105 is a junctionless transistor, that is, the first doping region I, the channel region II, and the second doping region III are doped with a dopant ion of the same type, such as an N-type ion. In addition, the first doping region I, the channel region II, and the second doping region III can be doped with the same type of doping ions. The term “junctionless” herein refers to the absence of a PN junction, that is, there is no PN junction in the transistor formed by the semiconductor channel 105, and the doping concentrations for the dopant ion in the first doping region I, channel region II, and second doping region III are the same. Thus, there is no need for additional doping of the first doping region I and the second doping region III, and as a result, the problem that the doping process in the first doping region I and the second doping region III is difficult to control is avoided. The doping concentration becomes particularly difficult to control if the size of the transistor is further reduced if the first doping region I and the second doping region III are further doped. In addition, since the device is a junctionless transistor, it does not require the use of an ultra-high gradient source-drain doping process to create an ultra-high gradient PN junction in the nanoscale range. As a result, problems such as threshold voltage drift and increased leakage current caused by sudden changes in doping concentration can be avoided, and the short-channel effect can be easily suppressed so that the device can still operate in the sub-nanometer range. This design further enhances the degree of integration and electrical performance of the semiconductor structure. The expression “additional doping” herein refers to doping carried out to ensure that the type of doping ion in the first doping region I and the second doping region III is different from the type of doping ion in the channel region II.

[0046] Полупроводниковый канал 105 образует транзистор с круговым затвором, перпендикулярный верхней поверхности линии 104 битов, удаленной от полупроводникового слоя 11 с карманом, таким образом образуя трехмерную слоистую полупроводниковую структуру. Транзисторы с круговым затвором выполнены с малым размером без негативного воздействия на электрические характеристики транзисторов с круговым затвором, что увеличивает степень интеграции полупроводниковой структуры.[0046] The semiconductor channel 105 forms a circular gate transistor perpendicular to the upper surface of the bit line 104 remote from the pocket semiconductor layer 11, thereby forming a three-dimensional layered semiconductor structure. The circular gate transistors are designed to be small in size without negatively affecting the electrical performance of the circular gate transistors, which increases the degree of integration of the semiconductor structure.

[0047] В данном варианте осуществления первый маскирующий слой 102 и второй маскирующий слой 112 используют для одновременного формирования линий 104 битов и полупроводниковых каналов 105 посредством двух процессов травления. Размер полупроводникового канала 105 регулируют путем регулирования размеров первого отверстия b и второго отверстия с, так что полупроводниковые каналы 105 формируются с высокой точностью размеров. Линии 104 битов и полупроводниковые каналы 105 формируют путем травления подложки 110. Иначе говоря, линии 104 битов и полупроводниковые каналы 105 формируют с использованием одной и той же пленочной структуры, так что линии 104 битов и полупроводниковые каналы 105 объединены. Это предотвращает дефекты состояния поверхности раздела между линиями 104 битов и полупроводниковыми каналами 105 и улучшает характеристики полупроводниковой структуры. После травления основы 100 с использованием первого маскирующего слоя 102 в качестве маски, в первых канавках а дополнительно формируют пятый диэлектрический слой 153. Таким образом подготавливают последующее формирование зазора между боковой стенкой канальной области II и вторым диэлектрическим слоем и способствуют последующему формированию второго зазора для получения числовые шины.[0047] In this embodiment, the first mask layer 102 and the second mask layer 112 are used to simultaneously form the bit lines 104 and semiconductor channels 105 through two etching processes. The size of the semiconductor channel 105 is controlled by adjusting the sizes of the first hole b and the second hole c, so that the semiconductor channels 105 are formed with high dimensional accuracy. The bit lines 104 and the semiconductor channels 105 are formed by etching the substrate 110. In other words, the bit lines 104 and the semiconductor channels 105 are formed using the same film structure so that the bit lines 104 and the semiconductor channels 105 are combined. This prevents interface state defects between the bit lines 104 and the semiconductor channels 105 and improves the performance of the semiconductor structure. After etching the base 100 using the first masking layer 102 as a mask, a fifth dielectric layer 153 is further formed in the first grooves a. In this way, the subsequent formation of a gap between the side wall of the channel region II and the second dielectric layer is prepared and the subsequent formation of the second gap is promoted to obtain numerical tires.

[0048] Со ссылкой на ФИГ. 5-8, формируют первый диэлектрический слой 113. Первый диэлектрический слой 113 окружает боковые стенки полупроводниковых каналов 105. Между участками первого диэлектрического слоя 113, расположенными на боковых стенках соседних полупроводниковых каналов 105 на одной и той же линии 104 битов, обеспечивают первый зазор е.[0048] With reference to FIG. 5-8, form the first dielectric layer 113. The first dielectric layer 113 surrounds the side walls of the semiconductor channels 105. A first gap e is provided between portions of the first dielectric layer 113 located on the side walls of adjacent semiconductor channels 105 on the same bit line 104.

[0049] На ФИГ. 7 показан вид в сечении, выполненном вдоль первого направления АА1 сечения, структуры, показанной на ФИГ. 6, и на ФИГ. 8 показан вид в сечении, выполненном вдоль второго направления ВВ1 сечения, структуры, показанной на ФИГ. 6. Следует отметить, что один или оба из вида в сечении вдоль первого направления АА1 сечения или вида в сечении вдоль второго направления ВВ1 сечения рассмотрены ниже в соответствии с требованиями описания. При ссылке только на один сопроводительный чертеж, этот сопроводительный чертеж представляет собой вид в сечении вдоль первого направления АА1 сечения. При одновременной ссылке на два сопроводительных чертежа, первый сопроводительный чертеж представляет собой вид в сечении вдоль первого направления АА1 сечения, а второй сопроводительный чертеж представляет собой вид в сечении вдоль второго направления ВВ1 сечения.[0049] In FIG. 7 is a sectional view taken along the first sectional direction AA1 of the structure shown in FIG. 6, and in FIG. 8 is a sectional view taken along the second section direction BB1 of the structure shown in FIG. 6. It should be noted that one or both of the sectional view along the first sectional direction AA1 or the sectional view along the second sectional direction BB1 are discussed below in accordance with the requirements of the description. When referring to only one accompanying drawing, that accompanying drawing is a sectional view along the first section direction AA1. When two accompanying drawings are referenced simultaneously, the first accompanying drawing is a sectional view along the first sectional direction AA1, and the second accompanying drawing is a sectional view along the second sectional direction BB1.

[0050] В данном варианте осуществления формирование первого диэлектрического слоя включает в себя нижеследующее.[0050] In this embodiment, forming the first dielectric layer includes the following.

[0051] Со ссылкой на ФИГ. 5, формируют шестую диэлектрическую пленку 103. Шестая диэлектрическая пленка 103 конформно покрывает боковые стенки и дно вторых канавок d, и она расположена на верхних поверхностях защитного слоя 130 и пятого диэлектрического слоя 153.[0051] With reference to FIG. 5, form a sixth dielectric film 103. The sixth dielectric film 103 conformally covers the side walls and the bottom of the second grooves d, and it is located on the upper surfaces of the protective layer 130 and the fifth dielectric layer 153.

[0052] Со ссылкой на ФИГ. 5 и ФИГ. 6, шестую диэлектрическую пленку 103 подвергаются процессу безмасочного сухого травления до тех пор, пока не будет открыт защитный слой 130. За одно и то же время травления происходит травление различных областей шестой диэлектрической пленки 103 таким образом, чтобы они имели одинаковую толщину, для формирования шестого диэлектрического слоя 163.[0052] With reference to FIG. 5 and FIG. 6, the sixth dielectric film 103 is subjected to a maskless dry etching process until the protective layer 130 is exposed. During the same etching time, different areas of the sixth dielectric film 103 are etched so that they have the same thickness to form the sixth dielectric layer 163.

[0053] Со ссылкой на ФИГ. 6-8, шестой диэлектрический слой 163 расположен на боковых стенках вторых канавок d, и пятый диэлектрический слой 153 также расположен в зазорах между соседними полупроводниковыми каналами 105. Пятый диэлектрический слой 153 и шестой диэлектрический слой 163 образуют первый диэлектрический слой 113, и между участками шестого диэлектрического слоя 163, расположенными на боковой стенке второй канавки d, обеспечен первый зазор е.[0053] With reference to FIG. 6-8, a sixth dielectric layer 163 is located on the side walls of the second grooves d, and a fifth dielectric layer 153 is also located in the gaps between adjacent semiconductor channels 105. The fifth dielectric layer 153 and the sixth dielectric layer 163 form the first dielectric layer 113, and between portions of the sixth dielectric layer 163 located on the side wall of the second groove d, a first gap e is provided.

[0054] Шестой диэлектрический слой 163 и пятый диэлектрический слой 153 изготавливают из одного и того же материала. Затем участок шестого диэлектрического слоя 163 и участок пятого диэлектрического слоя 153, соответствующие боковым стенкам канальных областей II, совместно удаляют посредством процесса травления, таким образом формируя зазоры между боковыми стенками канальных областей II и вторым диэлектрическим слоем, который будет сформирован впоследствии. Это способствует последующему формированию вторых зазоров для получения числовых шин. Шестой диэлектрический слой 163 и пятый диэлектрический слой 153 выполняют из оксида кремния.[0054] The sixth dielectric layer 163 and the fifth dielectric layer 153 are made of the same material. Then, a portion of the sixth dielectric layer 163 and a portion of the fifth dielectric layer 153 corresponding to the side walls of the channel regions II are jointly removed through an etching process, thereby forming gaps between the side walls of the channel regions II and the second dielectric layer to be formed subsequently. This facilitates the subsequent formation of second gaps to obtain number lines. The sixth dielectric layer 163 and the fifth dielectric layer 153 are made of silicon oxide.

[0055] В других вариантах осуществления шестой диэлектрический слой и пятый диэлектрический слой могут также быть изготовлены из различных материалов при условии, что материалы шестого диэлектрического слоя и пятого диэлектрического слоя обеспечивают требуемый изоляционный эффект. В этом случае участок шестого диэлектрического слоя и участок пятого диэлектрического слоя, соответствующие боковым стенкам канальных областей II, удаляют на разных этапах.[0055] In other embodiments, the sixth dielectric layer and the fifth dielectric layer may also be made of different materials, provided that the materials of the sixth dielectric layer and the fifth dielectric layer provide the desired insulating effect. In this case, a portion of the sixth dielectric layer and a portion of the fifth dielectric layer corresponding to the side walls of the channel regions II are removed in different steps.

[0056] Со ссылкой на ФИГ. 7 и ФИГ. 9, второй диэлектрический слой 123 формируют для заполнения первых зазоров е. Второй диэлектрический слой 123 и первый диэлектрический слой 113 изготавливают из разных материалов.[0056] With reference to FIG. 7 and FIG. 9, a second dielectric layer 123 is formed to fill the first gaps e. The second dielectric layer 123 and the first dielectric layer 113 are made of different materials.

[0057] В некоторых примерах второй диэлектрический слой 123 может быть сформирован путем формирования, посредством процесса осаждения, второй диэлектрической пленки, покрывающей верхнюю поверхность защитного слоя 130 и заполняющей первые зазоры е. Вторую диэлектрическую пленку, защитный слой 130, буферный слой 120 и первый диэлектрический слой 113 (см. ФИГ. 6) подвергают процессу химико-механической планаризации до тех пор, пока не будут открыты верхние поверхности вторых областей III легирования. Оставшийся участок второй диэлектрической пленки образуют второй диэлектрический слой 123. Вторая диэлектрическая пленка включает в себя нитрид кремния.[0057] In some examples, the second dielectric layer 123 may be formed by forming, through a deposition process, a second dielectric film covering the top surface of the protective layer 130 and filling the first gaps e. The second dielectric film, the protective layer 130, the buffer layer 120 and the first dielectric layer 113 (see FIG. 6) is subjected to a chemical-mechanical planarization process until the upper surfaces of the second alloying regions III are exposed. The remaining portion of the second dielectric film forms a second dielectric layer 123. The second dielectric film includes silicon nitride.

[0058] Со ссылкой на ФИГ. 10-17, участок первого диэлектрического слоя 113 подвергают травлению, чтобы открыть боковые стенки канальных областей II.[0058] With reference to FIG. 10-17, a portion of the first dielectric layer 113 is etched to expose the side walls of the channel regions II.

[0059] В некоторых примерах травление участка первого диэлектрического слоя 113 для открытия боковых стенок канальных областей II включает в себя нижеследующее.[0059] In some examples, etching a portion of the first dielectric layer 113 to expose the side walls of the channel regions II includes the following.

[0060] Со ссылкой на ФИГ. 9 и ФИГ. 10, осуществляют травление участка первого диэлектрического слоя 113 с использованием полупроводниковых каналов 105 и второго диэлектрического слоя 123 в качестве маски для открытия боковых стенок вторых областей III легирования. В некоторых примерах вторая область III легирования имеет протяженность от 30 до 50 нм в направлении Z, которое перпендикулярно линии 104 битов и представляет собой направление на полупроводниковый канал 105.[0060] With reference to FIG. 9 and FIG. 10, a portion of the first dielectric layer 113 is etched using the semiconductor channels 105 and the second dielectric layer 123 as a mask to expose the side walls of the second doping regions III. In some examples, the second doping region III extends from 30 to 50 nm in the Z direction, which is perpendicular to the bit line 104 and is the direction toward the semiconductor channel 105.

[0061] Обратимся к ФИГ. 11-14. ФИГ. 12 представляет собой вид сверху объекта по ФИГ. 11. ФИГ. 13 представляет собой вид в сечении, выполненном вдоль третьего направления СС1 сечения. ФИГ. 14 представляет собой вид в сечении, выполненном вдоль второго направления ВВ1 сечения.[0061] Referring to FIG. 11-14. FIG. 12 is a top view of the object of FIG. 11. FIG. 13 is a sectional view taken along the third section direction CC1. FIG. 14 is a sectional view taken along the second section direction BB1.

[0062] Формируют третий диэлектрический слой 133. Третий диэлектрический слой 133 окружает боковые стенки вторых областей III легирования и расположен на боковой стенке второго диэлектрического слоя 123. Участок третьего диэлектрического слоя 133, расположенный на боковых стенках вторых областей III легирования, и участок третьего диэлектрического слоя 133, расположенный на боковой стенке второго диэлектрического слоя 123, образуют сквозные отверстия f. Участок первого диэлектрического слоя 113 открыт на дне сквозных отверстий f, при этом третий диэлектрический слой 133 и первый диэлектрический слой 113 изготавливают из разных материалов.[0062] A third dielectric layer 133 is formed. The third dielectric layer 133 surrounds the side walls of the second doping regions III and is located on the side wall of the second dielectric layer 123. A portion of the third dielectric layer 133 located on the side walls of the second doping regions III and a portion of the third dielectric layer 133 located on the side wall of the second dielectric layer 123 form through holes f. A portion of the first dielectric layer 113 is exposed at the bottom of the through holes f, and the third dielectric layer 133 and the first dielectric layer 113 are made of different materials.

[0063] Со ссылкой на ФИГ. 13 и ФИГ. 14, третий диэлектрический слой 133 покрывает верхнюю поверхность шестого диэлектрического слоя 163 и участок верхней поверхности пятого диэлектрического слоя 153, окружая боковые стенки вторых областей III легирования. Сквозные отверстия f открывают участок верхней поверхности пятого диэлектрического слоя 153.[0063] With reference to FIG. 13 and FIG. 14, a third dielectric layer 133 covers the top surface of the sixth dielectric layer 163 and a portion of the top surface of the fifth dielectric layer 153 surrounding the side walls of the second doping regions III. The through holes f expose a portion of the upper surface of the fifth dielectric layer 153.

[0064] В данном варианте осуществления третий диэлектрический слой 133 может быть сформирован путем формирования, посредством процесса осаждения, третьей диэлектрической пленки для конформного покрытия поверхности, образованной полупроводниковыми каналами 105, первыми диэлектрическими слоями 113 и вторыми диэлектрическими слоями 123. Третью диэлектрическую пленку подвергают процессу безмасочного сухого травления до тех пор, пока не будут открыты верхние поверхности вторых областей III легирования. За одно и то же время травления происходит травление разных областей третьей диэлектрической пленки, чтобы они имели одинаковую толщину для формирования третьего диэлектрического слоя 133, открывающего участок первого диэлектрического слоя 113. Материал третьего диэлектрического слоя 133 включает в себя нитрид кремния.[0064] In this embodiment, the third dielectric layer 133 may be formed by forming, through a deposition process, a third dielectric film to conformally coat a surface formed by the semiconductor channels 105, the first dielectric layers 113, and the second dielectric layers 123. The third dielectric film is subjected to a maskless process dry etching until the upper surfaces of the second regions of III doping are exposed. At the same etching time, different areas of the third dielectric film are etched to have the same thickness to form a third dielectric layer 133 exposing a portion of the first dielectric layer 113. The material of the third dielectric layer 133 includes silicon nitride.

[0065] В первом маскирующем слое 102 и втором маскирующем слое 112 отношение ширины первого отверстия b в направлении Y к ширине второго отверстия с в направлении X равно 2 к 1. При формировании третьего диэлектрического слоя 133 этот третий диэлектрический слой 133 заполняет зазоры между соседними полупроводниковыми каналами 105 на одной и той же линии 104 битов, но не заполняет зазоры между соседними полупроводниковыми каналами 105 на соседних линиях 104 битов. Таким образом, сформированные сквозные отверстия f способны открывать участок верхней поверхности пятого диэлектрического слоя 153, что способствует последующему удалению участка первого диэлектрического слоя 113 через сквозные отверстия f.[0065] In the first mask layer 102 and the second mask layer 112, the ratio of the width of the first hole b in the Y direction to the width of the second hole c in the X direction is 2 to 1. When the third dielectric layer 133 is formed, this third dielectric layer 133 fills the gaps between adjacent semiconductor layers. channels 105 on the same bit line 104, but does not fill gaps between adjacent semiconductor channels 105 on adjacent bit lines 104. Thus, the formed through holes f are capable of exposing a portion of the upper surface of the fifth dielectric layer 153, which facilitates subsequent removal of the portion of the first dielectric layer 113 through the through holes f.

[0066] Со ссылкой на ФИГ. 15-17, удаляют участок первого диэлектрического слоя 113, расположенный на боковых стенках канальных областей II, открытых посредством сквозных отверстий f, и оставшийся участок первого диэлектрического слоя 113 окружает боковые стенки первых областей I легирования.[0066] With reference to FIG. 15-17, a portion of the first dielectric layer 113 located on the side walls of the channel regions II exposed by the through holes f is removed, and the remaining portion of the first dielectric layer 113 surrounds the side walls of the first doping regions I.

[0067] Сквозные отверстия f открывают участок верхней поверхности первого диэлектрического слоя 113, и первый диэлектрический слой 113, второй диэлектрический слой 123 и третий диэлектрический слой 133 выполнены из отличных друг от друга материалов. Следовательно, травильный раствор может быть впрыснут в сквозные отверстия f для травления участка первого диэлектрического слоя 113, расположенного на боковых стенках канальных областей II, посредством процесса влажного травления. Участок первого диэлектрического слоя 113, расположенный на боковых стенках первых областей I легирования, сохраняют.[0067] The through holes f expose a portion of the upper surface of the first dielectric layer 113, and the first dielectric layer 113, the second dielectric layer 123, and the third dielectric layer 133 are made of materials different from each other. Therefore, an etching solution can be injected into the through holes f to etch a portion of the first dielectric layer 113 located on the side walls of the channel regions II by a wet etching process. The portion of the first dielectric layer 113 located on the side walls of the first doping regions I is retained.

[0068] Второй диэлектрический слой 123 и третий диэлектрический слой 133 вместе образуют опорную рамку. Опорная рамка находится в контакте со вторыми областями III легирования, и опорная рамка частично встроена в первый диэлектрический слой 113. При влажном травлении опорная рамка поддерживает и фиксирует полупроводниковые каналы 105. При протекании травильного раствора, на полупроводниковом канале 105 создается нажимное усилие. Опорная рамка предотвращает нажим на полупроводниковые каналы 105 с их наклоном или смещением, таким образом улучшая стабильность полупроводниковой структуры. Кроме того, опорная рамка охватывает боковые стенки вторых областей III легирования, чтобы предотвратить повреждение травильным раствором вторых областей III легирования.[0068] The second dielectric layer 123 and the third dielectric layer 133 together form a support frame. The support frame is in contact with the second doping regions III, and the support frame is partially embedded in the first dielectric layer 113. In wet etching, the support frame supports and fixes the semiconductor channels 105. As the etching solution flows, a pressing force is generated on the semiconductor channel 105. The support frame prevents the semiconductor channels 105 from being pressed and tilted or displaced, thereby improving the stability of the semiconductor structure. In addition, the support frame surrounds the side walls of the second alloying regions III to prevent the etching solution from damaging the second alloying regions III.

[0069] После удаления участка первого диэлектрического слоя 113, расположенного на боковых стенках канальных областей II, между канальными областями II и вторым диэлектрическим слоем 123, формируют третьи зазоры g, при этом сквозное отверстие f и третий зазор g образуют полостную структуру h.[0069] After removing a portion of the first dielectric layer 113 located on the side walls of the channel regions II, third gaps g are formed between the channel regions II and the second dielectric layer 123, wherein the through hole f and the third gap g form a cavity structure h.

[0070] Со ссылкой на ФИГ. 18 и ФИГ. 19, формируют изолирующий слой 106. Изолирующий слой 106 покрывает по меньшей мере поверхности боковых стенок канальных областей II, и между изолирующим слоем 106 и вторым диэлектрическим слоем 123 обеспечены вторые зазоры i. Со ссылкой на ФИГ. 19, вторые зазоры I дополнительно расположены между участками изолирующего слоя 106 на боковых стенках соседних полупроводниковых каналов 105 соседних линий 104 битов.[0070] With reference to FIG. 18 and FIG. 19, an insulating layer 106 is formed. The insulating layer 106 covers at least the surfaces of the side walls of the channel regions II, and second gaps i are provided between the insulating layer 106 and the second dielectric layer 123. With reference to FIG. 19, second gaps I are further located between portions of the insulating layer 106 on the side walls of adjacent semiconductor channels 105 of adjacent bit lines 104.

[0071] В данном варианте осуществления, поскольку полупроводниковые каналы 105 выполнены из кремния, формирование изолирующего слоя 106 включает в себя термическое окисление открытых боковых стенок канальных областей II для формирования изолирующего слоя 106. Изолирующий слой 106 покрывает поверхности боковых стенок оставшегося участка канальных областей II. Изолирующий слой 106 выполнен из оксида кремния. В других вариантах осуществления изолирующий слой, покрывающий поверхности боковых стенок канальных областей, также может быть сформирован посредством процесса осаждения.[0071] In this embodiment, since the semiconductor channels 105 are made of silicon, forming the insulating layer 106 involves thermally oxidizing the exposed side walls of the channel regions II to form an insulating layer 106. The insulating layer 106 covers the side wall surfaces of the remaining portion of the channel regions II. The insulating layer 106 is made of silicon oxide. In other embodiments, an insulating layer covering the side wall surfaces of the channel regions may also be formed through a deposition process.

[0072] Путем термического окисления открытых боковых стенок канальных областей II, часть канальных областей II преобразуют в изолирующий слой 106. Ортогональная проекция канальной области II на линию 104 битов меньше, чем ортогональная проекция второй области III легирования и первой области I легирования на линию 104 битов. Таким образом обеспечена возможность формирования канальной области II с меньшей площадью сечения в сечениях, перпендикулярных направлению Z от линии 104 битов к полупроводниковому каналу 105, без использования процесса травления. В результате обеспечена возможность того, что числовые шины, которые будут сформированы впоследствии, будут лучше управлять канальными областями II, так что будет обеспечено улучшенное управление транзисторами с круговым затвором для их отпирания или запирания.[0072] By thermally oxidizing the open side walls of channel regions II, a portion of channel regions II is converted into an insulating layer 106. The orthogonal projection of channel region II onto the 104 bit line is smaller than the orthogonal projection of the second doping region III and the first doping region I onto the 104 bit line . Thus, it is possible to form channel region II with a smaller cross-sectional area in sections perpendicular to the Z direction from the bit line 104 to the semiconductor channel 105, without using an etching process. As a result, it is possible that the word lines that are subsequently formed will better control the channel regions II, so that improved control of the circular gate transistors for enabling or disabling them will be provided.

[0073] В некоторых примерах ширина W и длина L канальной области II в сечении, перпендикулярном направлению Z, не превышают 10 нм, и это гарантирует, что числовая шина, которая будет сформирована впоследствии, будет хорошо управлять канальной областью II. Высота канальной области II составляет от 30 до 50 нм в направлении Z.[0073] In some examples, the width W and length L of channel region II in a section perpendicular to the Z direction do not exceed 10 nm, and this ensures that the word line that is subsequently generated will drive channel region II well. The height of channel region II ranges from 30 to 50 nm in the Z direction.

[0074] Поскольку верхние поверхности вторых областей III легирования открыты наружу во время термического окисления, участок вторых областей II легирования, близкий к верхним поверхностям, преобразуется в изолирующий слой 106. В данном варианте осуществления участок изолирующего слоя 106 на верхних поверхностях оставшегося участка вторых областей III легирования удаляют на последующем этапе процесса. В других вариантах осуществления участок изолирующего слоя на верхних поверхностях оставшегося участка вторых областей легирования может быть удален после термического окисления, и сохраняется только участок изолирующего слоя, покрывающий поверхности боковых стенок оставшегося участка канальных областей.[0074] Since the top surfaces of the second alloying regions III are exposed to the outside during thermal oxidation, the portion of the second alloying regions II close to the top surfaces is converted into an insulating layer 106. In this embodiment, a portion of the insulating layer 106 on the upper surfaces of the remaining portion of the second III regions alloying is removed in a subsequent process step. In other embodiments, the portion of the insulating layer on the top surfaces of the remaining portion of the second doping regions may be removed after thermal oxidation, and only the portion of the insulating layer covering the side wall surfaces of the remaining portion of the channel regions is retained.

[0075] Со ссылкой на ФИГ. 18 и 19, ортогональная проекция периферии изолирующего слоя 106 на линии 104 битов меньше, чем ортогональная проекция периферии третьего диэлектрического слоя 133 на линии 104 битов. Иначе говоря, по сравнению с наружной стенкой третьего диэлектрического слоя 133, удаленной от полупроводникового канала 105, внешняя стенка изолирующего слоя 106, удаленная от полупроводникового канала 105, находится ближе к полупроводниковому каналу 105. Таким образом обеспечена возможность формирования вторых зазоров i между изолирующим слоем 106 и вторым диэлектрическим слоем 123, так что числовая шина, которая будет сформирована впоследствии, сможет окружать участок изолирующего слоя 106, расположенный на боковой стенке канальной области II. По сравнению с внешней стенкой первого диэлектрического слоя 113 (как показано на ФИГ. 15), удаленной от полупроводникового канала 105, внешняя стенка изолирующего слоя 106, удаленная от полупроводникового канала 105, также находится ближе к полупроводниковому каналу 105.[0075] With reference to FIG. 18 and 19, the orthogonal projection of the periphery of the insulating layer 106 on the bit line 104 is smaller than the orthogonal projection of the periphery of the third dielectric layer 133 on the bit line 104. In other words, compared with the outer wall of the third dielectric layer 133, distant from the semiconductor channel 105, the outer wall of the insulating layer 106, remote from the semiconductor channel 105, is closer to the semiconductor channel 105. Thus, it is possible to form second gaps i between the insulating layer 106 and a second dielectric layer 123, so that a number line to be formed subsequently can surround a portion of the insulating layer 106 located on the side wall of the channel region II. Compared with the outer wall of the first dielectric layer 113 (as shown in FIG. 15) away from the semiconductor channel 105, the outer wall of the insulating layer 106 away from the semiconductor channel 105 is also closer to the semiconductor channel 105.

[0076] Обратимся к ФИГ. 20-22. ФИГ. 22 представляет собой вид с частичным сечением, на котором одна числовая шина 107 по ФИГ. 21, окружает четыре полупроводниковых канала 105.[0076] Referring to FIG. 20-22. FIG. 22 is a partial sectional view in which one number line 107 of FIG. 21 surrounds four semiconductor channels 105.

[0077] Формируют числовые шины 107 таким образом, чтобы они заполняли вторые зазоры i.[0077] The number lines 107 are formed so that they fill the second gaps i.

[0078] В данном варианте осуществления формирование числовых шин 107 включает в себя формирование исходных числовых шин таким образом, чтобы они заполняли вторые зазоры i и сквозные отверстия f. Исходные числовые шины размещают между изолирующим слоем 106 и вторым диэлектрическим слоем 123 и между участками изолирующего слоя 106 на боковых стенках соседних канальных областей II на соседних линиях 104 битов. Участок исходных числовых шин, расположенный в сквозных отверстиях f, удаляют, и оставшийся участок исходных числовых шин образует числовые шины 107. Исходные числовые шины могут быть сформированы посредством процесса осаждения. Материал исходной числовые шины включает в себя по меньшей мере одно из поликремния, нитрида титана, нитрида тантала, меди или вольфрама.[0078] In this embodiment, forming the word lines 107 includes forming the original word lines so that they fill the second gaps i and the through holes f. Initial word lines are placed between the insulating layer 106 and the second dielectric layer 123 and between portions of the insulating layer 106 on the side walls of adjacent channel areas II on adjacent bit lines 104. The portion of the original word lines located in the through holes f is removed, and the remaining portion of the original word lines forms the word lines 107. The original word lines may be formed by a deposition process. The source data line material includes at least one of polysilicon, titanium nitride, tantalum nitride, copper or tungsten.

[0079] Исходные числовые шины заполняют полые структуры h (см. ФИГ. 15) с самовыравниванием. После удаления участка исходных числовых шин, расположенных в сквозных отверстиях f, обеспечивается возможность формирования числовых шин 107 сточным размером с самовыравниванием. Отсутствует необходимость в задании размера числовые шины 107 посредством процесса травления, что упрощает изготовление числовых шин 107. В дополнение, регулирование размера второго зазора i обеспечивает получение числовые шины 107 малого размера.[0079] The original number lines fill the hollow structures h (see FIG. 15) with self-alignment. After removing the portion of the original number lines located in the through holes f, it is possible to form the number lines 107 in drain size with self-alignment. There is no need to size the number lines 107 by an etching process, which simplifies the manufacture of the number lines 107. In addition, adjusting the size of the second gap i allows the number lines 107 to be small in size.

[0080] Со ссылкой на ФИГ. 23, после того как числовые шины 107 сформированы, формируют также четвертый диэлектрический слой 143 таким образом, чтобы он заполнял сквозные отверстия f (см. ФИГ. 21).[0080] With reference to FIG. 23, after the number lines 107 are formed, the fourth dielectric layer 143 is also formed so that it fills the through holes f (see FIG. 21).

[0081] В данном варианте осуществления четвертый диэлектрический слой 143 может быть сформирован путем формирования, посредством процесса осаждения, четвертой диэлектрической пленки, покрывающей верхнюю поверхность участка изолирующего слоя 106, расположенного на верхних поверхностях вторых областей III легирования и заполняющих сквозные отверстия f. Четвертую диэлектрическую пленку подвергают процессу химико-механической планаризации до тех пор, пока не будет открыта верхняя поверхность изолирующего слоя 106, и оставшийся участок четвертой диэлектрической пленки образует четвертый диэлектрический слой 143. Четвертый диэлектрический слой, второй диэлектрический слой и третий диэлектрический слой выполняют из одного и того же материала, который включает в себя нитрид кремния. В других вариантах осуществления четвертая диэлектрическая пленка также может быть подвергнута процессу химико-механической планаризации для открытия верхних поверхностей вторых областей легирования. Иначе говоря, одновременно удаляют участок изолирующего слоя, расположенный на верхних поверхностях вторых областей легирования, и оставшийся участок четвертой диэлектрической пленки образует четвертый диэлектрический слой.[0081] In this embodiment, the fourth dielectric layer 143 can be formed by forming, through a deposition process, a fourth dielectric film covering the upper surface of a portion of the insulating layer 106 located on the upper surfaces of the second doping regions III and filling the through holes f. The fourth dielectric film is subjected to a chemical-mechanical planarization process until the top surface of the insulating layer 106 is exposed and the remaining portion of the fourth dielectric film forms the fourth dielectric layer 143. The fourth dielectric layer, the second dielectric layer and the third dielectric layer are made of one and the same material that includes silicon nitride. In other embodiments, the fourth dielectric film may also be subjected to a chemical-mechanical planarization process to expose the top surfaces of the second doping regions. In other words, a portion of the insulating layer located on the upper surfaces of the second doping regions is simultaneously removed, and the remaining portion of the fourth dielectric film forms a fourth dielectric layer.

[0082] Со ссылкой на ФИГ. 23-25, удаляют участок изолирующего слоя 106, расположенный на верхних поверхностях вторых областей III легирования. На верхних поверхностях вторых областей III легирования посредством процесса эпитаксиального выращивания формируют контактный слой 108 конденсатора. Ортогональная проекция контактного слоя 108 конденсатора на линии 104 битов покрывает ортогональные проекции вторых областей III легирования на линии 104 битов.[0082] With reference to FIG. 23-25, a portion of the insulating layer 106 located on the upper surfaces of the second doping regions III is removed. On the upper surfaces of the second doping regions III, a capacitor contact layer 108 is formed through an epitaxial growth process. The orthogonal projection of the capacitor contact layer 108 on the bit line 104 covers the orthogonal projections of the second doping regions III on the bit line 104.

[0083] Процесс эпитаксиального выращивания улучшает непрерывность между вторыми областями III легирования и контактным слоем 108 конденсатора. Это уменьшает контактные дефекты, обусловленные различными характеристиками решетки или дислокациями решетки, уменьшает контактное сопротивление, создаваемое контактными дефектами, и улучшает способность к переносу и скорость перемещения носителей. Таким образом улучшается проводимость между вторыми областями III легирования и контактным слоем 108 конденсатора и уменьшается количество тепла, выделяющегося во время работы полупроводниковой структуры. В дополнение, процесс эпитаксиального выращивания увеличивает ортогональную проекцию контактного слоя 108 конденсатора на линии 104 битов, так что при формировании нижнего электрода конденсаторной структуры на контактном слое 108 конденсатора это полезно для увеличения площади контакта между контактным слоем 108 конденсатора и нижним электродом и, таким образом, для уменьшения контактного сопротивления между контактным слоем 108 конденсатора и нижним электродом.[0083] The epitaxial growth process improves the continuity between the second doping regions III and the capacitor contact layer 108. This reduces contact defects caused by different lattice characteristics or lattice dislocations, reduces contact resistance generated by contact defects, and improves the transport ability and speed of carriers. In this way, the conductivity between the second doping regions III and the capacitor contact layer 108 is improved and the amount of heat generated during operation of the semiconductor structure is reduced. In addition, the epitaxial growth process increases the orthogonal projection of the capacitor contact layer 108 on the bit line 104, so that when forming the bottom electrode of a capacitor structure on the capacitor contact layer 108, it is useful to increase the contact area between the capacitor contact layer 108 and the bottom electrode and thus to reduce the contact resistance between the capacitor contact layer 108 and the bottom electrode.

[0084] Во время эпитаксиального выращивания контактный слой 108 конденсатора дополнительно легируют легирующим ионом того же типа, что и во второй области III легирования. Концентрация легирования для легирующего иона в контактном слое 108 конденсатора больше, чем во второй области III легирования, и поэтому сопротивление контактного слоя 108 конденсатора будет меньше, чем сопротивление второй области III легирования, что дополнительно уменьшает сопротивление переносу между второй областью III легирования и нижним электродом.[0084] During epitaxial growth, the capacitor contact layer 108 is further doped with the same type of dopant ion as in the second doping region III. The doping concentration for the dopant ion in the capacitor contact layer 108 is greater than that in the second doping region III, and therefore the resistance of the capacitor contact layer 108 will be less than the resistance of the second doping region III, which further reduces the transfer resistance between the second doping region III and the bottom electrode.

[0085] Конденсаторные структуры (не показаны на чертеже) формируют на поверхности, образованной контактным слоем 108 конденсатора и четвертым диэлектрическим слоем 143.[0085] Capacitor structures (not shown in the drawing) are formed on the surface formed by the capacitor contact layer 108 and the fourth dielectric layer 143.

[0086] В других вариантах осуществления после того, как сформированы числовые шины, второй диэлектрический слой и третий диэлектрический слой могут быть удалены посредством влажного процесса травления, чтобы сформировать четвертые зазоры, открывающие линии битов и всю основную поверхность первого диэлектрического слоя. С помощью процесса осаждения формируют седьмой диэлектрический слой, заполняющий четвертые зазоры. Поскольку седьмой диэлектрический слой является монолитным, этот седьмой диэлектрический слой имеет более высокую плотность и меньшее количество внутренних дефектов, что способствует усилению изоляционного эффекта седьмого диэлектрического слоя в отношении соседних полупроводниковых каналов и соседних линий битов. В некоторых примерах седьмой диэлектрический слой и второй диэлектрический слой могут быть выполнены из одного и того же материала, такого как нитрид кремния.[0086] In other embodiments, after the word lines are formed, the second dielectric layer and the third dielectric layer may be removed through a wet etching process to form fourth gaps exposing the bit lines and the entire underlying surface of the first dielectric layer. Using a deposition process, a seventh dielectric layer is formed to fill the fourth gaps. Because the seventh dielectric layer is monolithic, the seventh dielectric layer has a higher density and fewer internal defects, which helps to enhance the insulating effect of the seventh dielectric layer with respect to adjacent semiconductor channels and adjacent bit lines. In some examples, the seventh dielectric layer and the second dielectric layer may be made of the same material, such as silicon nitride.

[0087] В других вариантах осуществления контактный слой конденсатора может не быть сформирован. После удаления участка изолирующего слоя, расположенного на верхних поверхностях вторых областей легирования, конденсаторную структуру формируют непосредственно на верхней поверхности второй области легирования.[0087] In other embodiments, a capacitor contact layer may not be formed. After removing a portion of the insulating layer located on the upper surfaces of the second doping regions, a capacitor structure is formed directly on the upper surface of the second doping region.

[0088] Таким образом, формируют первый диэлектрический слой 113 и второй диэлектрический слой 123, и первый диэлектрический слой 113 повергают травлению с использованием второго диэлектрического слоя 123 в качестве маски для формирования полых структур п. Числовые шины 107 формируют с точным размером в полых структурах с самовыравниванием посредством процесса осаждения. Отсутствует необходимость в задании размера числовые шины 107 посредством процесса травления, и таким образом упрощается формирование числовых шин 107. Кроме того, обеспечивается возможность получения числовые шины 107 малого размера путем регулирования размера второго зазора i.[0088] Thus, the first dielectric layer 113 and the second dielectric layer 123 are formed, and the first dielectric layer 113 is etched using the second dielectric layer 123 as a mask for forming hollow structures n. Number lines 107 are formed with a precise size in the hollow structures with self-levelling through a deposition process. There is no need to specify the size of the number lines 107 by an etching process, and thus the formation of the number lines 107 is simplified. Moreover, it is possible to obtain a small size of the number lines 107 by adjusting the size of the second gap i.

[0089] Далее в настоящем раскрытии представлен способ изготовления полупроводниковой структуры, который является по существу таким же, что и в предыдущем варианте осуществления, и основное различие состоит в другом процессе удаления участка первого диэлектрического слоя для открытия боковых стенок канальных областей. Способ изготовления полупроводниковой структуры, предложенный в другом варианте осуществления настоящего раскрытия, подробно описан ниже со ссылкой на сопроводительные чертежи. Части, аналогичные или соответствующие тем, которые упомянуты в предыдущем варианте осуществления, могут быть отнесены к предыдущему варианту осуществления.[0089] Next, the present disclosure provides a method for manufacturing a semiconductor structure that is substantially the same as in the previous embodiment, and the main difference is a different process for removing a portion of the first dielectric layer to expose the side walls of the channel regions. A method for manufacturing a semiconductor structure proposed in another embodiment of the present disclosure is described in detail below with reference to the accompanying drawings. Parts similar or corresponding to those mentioned in the previous embodiment may be referred to the previous embodiment.

[0090] На ФИГ. 26-31 показаны схематические структурные чертежи, соответствующие этапам способа изготовления полупроводниковой структуры согласно еще одному варианту осуществления настоящего раскрытия. Следует отметить, что для упрощения описания и наглядности иллюстрирования этапов способа изготовления полупроводниковой структуры, все ФИГ. 26-31 в данном варианте осуществления представляют собой частичные схематические структурные чертежи полупроводниковой структуры. Один или оба из вида в сечении структуры вдоль первого направления АА1 сечения или вида в сечении структуры вдоль второго направления ВВ1 сечения будут рассмотрены позже в соответствии с требованиями описания. При ссылке лишь на один сопроводительный чертеж, он представляет собой вид в сечении вдоль первого направления ВВ1 сечения. При одновременной ссылке на два сопроводительных чертежа первый сопроводительный чертеж представляет собой вид в сечении вдоль первого направления АА1 сечения, а второй сопроводительный чертеж представляет собой вид в сечении вдоль второго направления ВВ1 сечения.[0090] In FIG. 26 to 31 are schematic block drawings corresponding to steps of a method for manufacturing a semiconductor structure according to another embodiment of the present disclosure. It should be noted that in order to simplify the description and clearly illustrate the steps of the method for manufacturing a semiconductor structure, all FIGS. 26 to 31 in this embodiment are partial schematic structural drawings of a semiconductor structure. One or both of the sectional view of the structure along the first sectional direction AA1 or the sectional view of the structure along the second sectional direction BB1 will be discussed later as required by the description. When reference is made to only one accompanying drawing, it is a sectional view along the first section direction BB1. When the two accompanying drawings are referenced simultaneously, the first accompanying drawing is a sectional view along the first sectional direction AA1, and the second accompanying drawing is a sectional view along the second sectional direction BB1.

[0091] В данном варианте осуществления, со ссылкой на ФИГ. 26 и ФИГ. 27, на основе формируют линии 204 битов, полупроводниковые каналы 205, первый диэлектрический слой 213 и второй диэлектрический слой 223. В основе расположен полупроводниковый слой 21 с карманом. Первый диэлектрический слой 213 включает в себя пятый диэлектрический слой 253 и шестой диэлектрический слой 263. Формирование линий 204 битов, полупроводниковых каналов 205, первого диэлектрического слоя 213 и второго диэлектрического слоя 223 осуществляют аналогично предыдущим вариантам осуществления. Оно не будет повторно описано в данном документе.[0091] In this embodiment, with reference to FIG. 26 and FIG. 27, the base is formed by bit lines 204, semiconductor channels 205, a first dielectric layer 213, and a second dielectric layer 223. A semiconductor layer 21 with a pocket is disposed on the base. The first dielectric layer 213 includes a fifth dielectric layer 253 and a sixth dielectric layer 263. The formation of bit lines 204, semiconductor channels 205, first dielectric layer 213 and second dielectric layer 223 is carried out similarly to the previous embodiments. It will not be described again in this document.

[0092] Со ссылкой на ФИГ. 27, при удалении участка первого диэлектрического слоя 213 для открытия боковых стенок канальных областей II, участок первого диэлектрического слоя 213, расположенный на боковых стенках вторых областей III легирования, также удаляют, то есть оставшийся участок первого диэлектрического слоя 213 будет расположен только на поверхностях боковых стенок первых областей I легирования.[0092] With reference to FIG. 27, when the portion of the first dielectric layer 213 is removed to expose the side walls of the channel regions II, the portion of the first dielectric layer 213 located on the side walls of the second doping regions III is also removed, that is, the remaining portion of the first dielectric layer 213 will be located only on the surfaces of the side walls first regions of I doping.

[0093] Со ссылкой на ФИГ. 28 и ФИГ. 29, формируют изолирующий слой 206. Изолирующий слой 206 не только покрывает поверхности боковых стенок канальных областей II, но он также расположен на поверхностях боковых стенок и верхних поверхностях вторых областей III легирования. Между изолирующим слоем 206 и вторым диэлектрическим слоем 223 обеспечивают вторые зазоры i.[0093] With reference to FIG. 28 and FIG. 29, form an insulating layer 206. The insulating layer 206 not only covers the side wall surfaces of the channel regions II, but it is also located on the side wall surfaces and the top surfaces of the second alloying regions III. Second gaps i are provided between the insulating layer 206 and the second dielectric layer 223.

[0094] В данном варианте осуществления полупроводниковый канал 205 выполняют из кремния, а изолирующий слой 206 формируют путем термического окисления открытых боковых стенок канальных областей II и открытых боковых стенок и верхних поверхностей вторых областей III легирования для формирования изолирующего слоя 206, который покрывает поверхности боковых стенок оставшегося участка канальных областей II и оставшегося участка вторых областей III легирования. В других вариантах осуществления изолирующий слой, покрывающий боковые стенки канальных областей и боковые стенки и верхние поверхности вторых областей легирования, также может быть сформирован посредством процесса осаждения.[0094] In this embodiment, the semiconductor channel 205 is made of silicon, and the insulating layer 206 is formed by thermally oxidizing the open side walls of the channel regions II and the open side walls and top surfaces of the second doping regions III to form an insulating layer 206 that covers the surfaces of the side walls the remaining portion of the channel regions II and the remaining portion of the second doping regions III. In other embodiments, an insulating layer covering the side walls of the channel regions and the side walls and top surfaces of the second doping regions may also be formed through a deposition process.

[0095] В результате термического окисления открытых боковых стенок канальных областей II и вторых областей III легирования, участок канальных областей II и участок вторых областей III легирования преобразуются в изолирующий слой 206. Ортогональные проекции канальной области II и второй области III легирования на линию 204 битов меньше, чем ортогональная проекция первой области I легирования на линию 204 битов. В результате обеспечивается возможность формирования канальной области II и второй области III легирования с меньшими площадями сечения в сечениях, перпендикулярных направлению Z от линии 204 битов к полупроводниковому каналу 205, без процесса травления. Таким образом, это полезно для уменьшения порогового напряжения транзистора, образованного полупроводниковым каналом 205, так что обеспечивается возможность отпирания и запирания транзистора при более низком пороговом напряжении.[0095] As a result of thermal oxidation of the open side walls of the channel regions II and the second doping regions III, a portion of the channel regions II and a portion of the second doping regions III are converted into an insulating layer 206. Orthogonal projections of the channel region II and the second doping region III onto the bit line 204 are less , than the orthogonal projection of the first doping region I onto the 204 bit line. As a result, it is possible to form the channel region II and the second doping region III with smaller cross-sectional areas in sections perpendicular to the Z direction from the bit line 204 to the semiconductor channel 205, without an etching process. Thus, this is useful for reducing the threshold voltage of the transistor formed by the semiconductor channel 205 so that the transistor can be turned on and off at a lower threshold voltage.

[0096] В некоторых примерах ширина W и длина канальной области II в сечении, перпендикулярном направлению Z, не превышают 10 нм, и это гарантирует, что транзисторы будут иметь меньшие пороговые напряжения. Высота канальной области II составляет от 30 до 50 нм в направлении Z.[0096] In some examples, the width W and length of the channel region II in a section perpendicular to the Z direction do not exceed 10 nm, and this ensures that the transistors will have lower threshold voltages. The height of channel region II ranges from 30 to 50 nm in the Z direction.

[0097] В данном варианте осуществления участок изолирующего слоя 206 на верхних поверхностях оставшегося участка вторых областей III легирования удаляют в последующем процессе. В других вариантах осуществления участок изолирующего слоя на верхних поверхностях оставшегося участка вторых областей легирования может быть удален после термического окисления, и будет оставлен только участок изолирующего слоя, покрывающий поверхности боковых стенок оставшегося участка канальных областей и оставшегося участка вторых областей легирования.[0097] In this embodiment, a portion of the insulating layer 206 on the upper surfaces of the remaining portion of the second alloying regions III is removed in a subsequent process. In other embodiments, a portion of the insulating layer on the top surfaces of the remaining portion of the second alloying regions may be removed after thermal oxidation, leaving only a portion of the insulating layer covering the side wall surfaces of the remaining portion of the channel regions and the remaining portion of the second alloying regions.

[0098] Со ссылкой на ФИГ. 30 и ФИГ. 31, формируют числовой шины 207. Формирование числовых шин 207 осуществляют следующим образом.[0098] With reference to FIG. 30 and FIG. 31, a word line 207 is formed. The word lines 207 are generated as follows.

[0099] Формируют исходные числовые шины таким образом, чтобы они заполняли вторые зазоры i (см. ФИГ. 29), то есть размещают исходные числовые шины между участками изолирующего слоя 206, покрывающими боковые стенки канальных областей II и вторых областей III легирования на соседних исходных линиях 204 битов. Исходные числовые шины могут быть сформированы посредством процесса осаждения.[0099] The original number lines are formed so that they fill the second gaps i (see FIG. 29), that is, the original number lines are placed between sections of the insulating layer 206 covering the side walls of the channel regions II and the second doping regions III on the adjacent original lines 204 bits. The original word lines can be formed through a deposition process.

[00100] Участок исходных числовых шин удаляют, а оставшийся участок исходных числовых шин используют в качестве числовых шин 207, которые окружают только участок изолирующего слоя 206, расположенный на боковых стенках канальных областей II.[00100] A portion of the original word lines is removed, and the remaining portion of the original word lines is used as word lines 207 that surround only a portion of the insulating layer 206 located on the side walls of the channel regions II.

[00101] Исходные числовые шины заполняют вторые зазоры i с самовыравниванием, так что обеспечивается возможность последующего формирования числовых шин 207 с точным размером с самовыравниванием. Отсутствует необходимость в задании размера числовой шины 207 посредством процесса травления, что упрощает изготовление числовых шин 207. Кроме того, регулирование размера второго зазора i обеспечивает возможность получения числовой шины 207 малого размера.[00101] The original word lines fill the second gaps i in a self-aligning manner such that the precise sized word lines 207 can be subsequently formed in a self-aligning manner. There is no need to set the size of the word line 207 by an etching process, which simplifies the manufacture of the word lines 207. In addition, adjusting the size of the second gap i makes it possible to obtain a small size word line 207.

[00102] Формируют четвертый диэлектрический слой таким образом, чтобы он заполнял зазоры между участками изолирующего слоя 206, расположенными на боковых стенках вторых областей III легирования. Затем удаляют участок изолирующего слоя 206, расположенный на верхних поверхностях вторых областей III легирования. Формирование четвертого диэлектрического слоя и удаление участка изолирующего слоя 206 осуществляют таким же образом, что и в предыдущих вариантах осуществления. В других вариантах осуществления, перед формированием четвертого диэлектрического слоя возможно также удаление участка изолирующего слоя, расположенного на боковых стенках и верхних поверхностях вторых областей легирования, для формирования четвертого диэлектрического слоя, открывающего верхние поверхности первых областей легирования.[00102] The fourth dielectric layer is formed so that it fills the gaps between portions of the insulating layer 206 located on the side walls of the second doping regions III. A portion of the insulating layer 206 located on the upper surfaces of the second doping regions III is then removed. Forming the fourth dielectric layer and removing a portion of the insulating layer 206 is carried out in the same manner as in the previous embodiments. In other embodiments, prior to forming the fourth dielectric layer, it is also possible to remove a portion of the insulating layer located on the side walls and top surfaces of the second doping regions to form a fourth dielectric layer exposing the top surfaces of the first doping regions.

[00103] В данном варианте осуществления, на верхних поверхностях вторых областей III легирования на тех же самых этапах, что и в предыдущих вариантах осуществления, могут быть также сформированы контактный слой конденсатора и контактные структуры конденсатора.[00103] In this embodiment, a capacitor contact layer and capacitor contact structures can also be formed on the upper surfaces of the second doping regions III in the same steps as in the previous embodiments.

[00104] Таким образом, формируют первый диэлектрический слой 213 и второй диэлектрический слой 223 и подвергают травлению первый диэлектрический слой 213 с использованием второго диэлектрического слоя 223 в качестве маски для формирования вторых зазоров i. Формируют числовой шины 207 сточным размером во вторых зазорах i с самовыравниванием посредством процесса осаждения. Отсутствует необходимость в задании размера числовой шины 207 посредством процесса травления и таким образом упрощается формирование числовых шин 207. Кроме того, регулирование размера второго зазора i обеспечивает возможность получения числовой шины 207 малого размера.[00104] Thus, the first dielectric layer 213 and the second dielectric layer 223 are formed, and the first dielectric layer 213 is etched using the second dielectric layer 223 as a mask for forming the second gaps i. A number line 207 is formed with a waste size in the second gaps i with self-alignment through a deposition process. There is no need to specify the size of the word line 207 by an etching process, and thus the formation of the word lines 207 is simplified. In addition, adjusting the size of the second gap i makes it possible to obtain a small size word line 207.

[00105] В настоящем раскрытии дополнительно предложена полупроводниковая структура, которая выполнена с использованием способа изготовления полупроводниковой структуры согласно любому из предыдущих вариантов осуществления.[00105] The present disclosure further provides a semiconductor structure that is formed using a semiconductor structure manufacturing method according to any of the previous embodiments.

[00106] Со ссылкой на ФИГ. 24 и ФИГ. 25, полупроводниковая структура включает в себя: основу, причем основа включает в себя полупроводниковый слой 11 с карманом, линии 104 битов, расположенные на полупроводниковом слое 11 с карманом; полупроводниковые каналы 105, расположенные на поверхностях линий 104 битов, причем полупроводниковый канал 105 включает в себя первую область I легирования, канальную область II и вторую область III легирования, расположенные последовательно вдоль направления Z от основы к линии 104 битов, при этом первая область I легирования находится в контакте с линией 104 битов.[00106] With reference to FIG. 24 and FIG. 25, the semiconductor structure includes: a base, the base including a pocket semiconductor layer 11, bit lines 104 located on the pocket semiconductor layer 11; semiconductor channels 105 located on the surfaces of the bit lines 104, wherein the semiconductor channel 105 includes a first doping region I, a channel region II, and a second doping region III arranged sequentially along the Z direction from the base to the bit line 104, wherein the first doping region I is in contact with the 104 bit line.

[00107] В данном варианте осуществления основа, линия 104 битов и полупроводниковый канал 105 имеют один и тот же полупроводниковый элемент, и, следовательно, полупроводниковые каналы 105 и линии 104 битов сформированы с использованием одной и той же пленочной структуры. Пленочная структура образована указанным полупроводниковым элементом, так что полупроводниковые каналы 105 и линии 104 битов объединены, что предотвращает дефекты состояния поверхности раздела между полупроводниковыми каналами 105 и линиями 104 битов и улучшает характеристики полупроводниковой структуры.[00107] In this embodiment, the substrate, bit line 104 and semiconductor channel 105 have the same semiconductor element, and therefore, semiconductor channels 105 and bit lines 104 are formed using the same film structure. The film structure is formed by said semiconductor element so that the semiconductor channels 105 and the bit lines 104 are combined, which prevents defects in the interface state between the semiconductor channels 105 and the bit lines 104 and improves the performance of the semiconductor structure.

[00108] Полупроводниковый элемент может включать в себя по меньшей мере одно из кремния, углерода, германия, мышьяка, галлия или индия. Основа, линия 104 битов и полупроводниковый канал 105 могут быть выполнены из простого полупроводникового материала или кристаллического неорганического смешанного полупроводникового материала. Простой полупроводниковый материал может включать в себя кремний или германий, а кристаллический неорганический смешанный полупроводниковый материал может включать в себя карбид кремния, кремний-германий, арсенид галлия или индий-галлий.[00108] The semiconductor element may include at least one of silicon, carbon, germanium, arsenic, gallium, or indium. The substrate, bit line 104, and semiconductor channel 105 may be made of a simple semiconductor material or a crystalline inorganic mixed semiconductor material. The simple semiconductor material may include silicon or germanium, and the crystalline inorganic mixed semiconductor material may include silicon carbide, silicon germanium, gallium arsenide, or indium gallium.

[00109] Первая область I легирования, канальная область II и вторая область III легирования легированы легирующим ионом одного и того же типа, и концентрация легирования для легирующего иона в первой области I легирования сопоставима с концентрацией легирующих ионов в канальной области II и во второй области III легирования. Кроме того, поскольку устройство, образованное полупроводниковым каналом 105, представляет собой беспереходный транзистор, это позволяет избежать использования процесса легирования стока-истока со сверхвысоким градиентом для выполнения PN-перехода со сверхвысоким градиентом в наноразмерном диапазоне. Следовательно, обеспечивается возможность устранения таких проблем, как дрейф порогового напряжения и увеличение тока утечки, вызванные резкими изменениями концентрации легирования, и возможность легкого подавления эффекта короткого канала, так что устройство способно работать в диапазоне нескольких нанометров. Такая конструкция дополнительно улучшает степень интеграции и электрические характеристики полупроводниковой структуры. Легирующий ион представляет собой одно из иона N-типа и иона Р-типа.[00109] The first doping region I, the second doping region II, and the second doping region III are doped with the same type of dopant ion, and the doping concentration for the dopant ion in the first doping region I is comparable to the doping ion concentration in the channel region II and in the second region III doping. In addition, since the device formed by the semiconductor channel 105 is a junctionless transistor, it avoids the use of an ultra-high gradient drain-source doping process to perform an ultra-high gradient PN junction in the nanoscale range. Therefore, it is possible to eliminate problems such as threshold voltage drift and increase in leakage current caused by sudden changes in doping concentration, and to easily suppress the short-channel effect, so that the device is capable of operating in the range of several nanometers. This design further improves the degree of integration and electrical performance of the semiconductor structure. The doping ion is one of an N-type ion and a P-type ion.

[00110] Ортогональная проекция канальной области II на линию 104 битов меньше, чем ортогональная проекция второй области III легирования на линию 104 битов и ортогональная проекция первой области I легирования на линию 104 битов. Канальная область II может быть сформирована без использования процесса травления, с меньшей площадью сечения в сечении, перпендикулярном направлению Z от линии 104 битов к полупроводниковому каналу 105. В результате числовая шина 107 способна лучше управлять канальной областью II, таким образом способствуя управлению отпиранием или запиранием транзистора с круговым затвором.[00110] The orthogonal projection of channel region II onto the 104 bit line is smaller than the orthogonal projection of the second doping region III onto the 104 bit line and the orthogonal projection of the first doping region I onto the 104 bit line. Channel region II can be formed without the use of an etching process, with a smaller cross-sectional area in a section perpendicular to the Z direction from bit line 104 to semiconductor channel 105. As a result, the word line 107 is able to better control channel region II, thereby facilitating turn-on or turn-off control of the transistor with a circular shutter.

[00111] В некоторых примерах ширина W и длина L канальной области II в сечении, перпендикулярном направлению Z, не превышают 10 нм, и это гарантирует, что транзисторы будут иметь меньшие пороговые напряжения. Высота канальной области II составляет от 30 до 50 нм в направлении Z.[00111] In some examples, the width W and length L of channel region II in a section perpendicular to the Z direction do not exceed 10 nm, and this ensures that the transistors will have lower threshold voltages. The height of channel region II ranges from 30 to 50 nm in the Z direction.

[00112] Со ссылкой на ФИГ. 6 и ФИГ. 24-25, полупроводниковая структура дополнительно включает в себя первый диэлектрический слой 113, окружающий первые области I легирования. Между участками первого диэлектрического слоя 113, покрывающими боковые стенки соседних первых областей I легирования на той же линии 104 битов, обеспечен первый зазор.[00112] With reference to FIG. 6 and FIG. 24-25, the semiconductor structure further includes a first dielectric layer 113 surrounding the first doping regions I. A first gap is provided between portions of the first dielectric layer 113 covering the side walls of adjacent first doping regions I on the same bit line 104.

[00113] Первый диэлектрический слой 113 может включать в себя пятый диэлектрический слой 153 и шестой диэлектрический слой 163. Пятый диэлектрический слой 153 расположен в зазорах между соседними линиями 104 битов, а также в зазорах между соседними первыми областями I легирования на соседних линиях 104 битов. Шестой диэлектрический слой 163 расположен на боковых стенках соседних первых областей I легирования на той же самой линии 104 битов, а также он расположен на боковой стенке пятого диэлектрического слоя 153. Первый диэлектрический слой 113 используется для достижения электрической изоляции между соседними полупроводниковыми каналами 105 и соседними линиями 104 битов.[00113] The first dielectric layer 113 may include a fifth dielectric layer 153 and a sixth dielectric layer 163. The fifth dielectric layer 153 is located in the gaps between adjacent bit lines 104, as well as in the gaps between adjacent first doping regions I on adjacent bit lines 104. A sixth dielectric layer 163 is located on the side walls of adjacent first doping regions I on the same bit line 104, and it is also located on the side wall of a fifth dielectric layer 153. The first dielectric layer 113 is used to achieve electrical isolation between adjacent semiconductor channels 105 and adjacent lines 104 bits.

[00114] Полупроводниковая структура дополнительно включает в себя изолирующий слой 106, который покрывает по меньшей мере поверхности боковых стенок канальных областей II. В данном варианте осуществления изолирующий слой 106 покрывает только поверхности боковых стенок канальных областей II. В других вариантах осуществления изолирующий слой может покрывать поверхности боковых стенок обеих из канальных областей и вторых областей легирования.[00114] The semiconductor structure further includes an insulating layer 106 that covers at least the side wall surfaces of the channel regions II. In this embodiment, the insulating layer 106 covers only the side wall surfaces of the channel regions II. In other embodiments, the insulating layer may cover the side wall surfaces of both the channel regions and the second doping regions.

[00115] Полупроводниковая структура дополнительно включает в себя числовые шины 107, окружающие изолирующие слои 106, покрывающие боковые стенки канальных областей II, при этом между соседними числовыми шинами 107 обеспечен второй зазор; изоляционный слой 109, расположенный по меньшей мере в первых зазорах и вторых зазорах, при этом верхние поверхности изоляционного слоя 109, удаленные от основы, расположены не ниже, чем поверхности второй области III легирования, удаленные от основы.[00115] The semiconductor structure further includes number lines 107 surrounding insulating layers 106 covering the side walls of channel regions II, wherein a second gap is provided between adjacent number lines 107; an insulating layer 109 located at least in the first gaps and the second gaps, wherein the upper surfaces of the insulating layer 109, remote from the base, are located not lower than the surfaces of the second alloying region III, remote from the base.

[00116] Изоляционные слои 109 могут включать в себя второй диэлектрический слой 123 и третий диэлектрический слой 133. Второй диэлектрический слой 123 расположен в первых зазорах и вторых зазорах. Верхняя поверхность второго диэлектрического слоя 123, удаленная от основы, расположена не ниже поверхности второй области III легирования, удаленной от основы. Третий диэлектрический слой 133 покрывает боковые стенки вторых областей III легирования.[00116] The insulating layers 109 may include a second dielectric layer 123 and a third dielectric layer 133. The second dielectric layer 123 is located in the first gaps and the second gaps. The upper surface of the second dielectric layer 123, remote from the base, is located not lower than the surface of the second doping region III, remote from the base. A third dielectric layer 133 covers the side walls of the second doping regions III.

[00117] В некоторых примерах верхняя поверхность второго диэлектрического слоя 123 расположена заподлицо с поверхностью второй области III легирования. Изоляционный слой 109 дополнительно включает в себя четвертый диэлектрический слой 143. Со ссылкой на ФИГ. 25, четвертый диэлектрический слой 143 расположен на верхней поверхности, образованной вторым диэлектрическим слоем 123 и третьим диэлектрическим слоем 133, и в зазорах между соседними участками третьего диэлектрического слоя 133. Второй диэлектрический слой 123, третий диэлектрический слой 133 и четвертый диэлектрический слой 143 выполнены из одного и того же материала и образуют изоляционный слой 109 для достижения электрической изоляции между соседними полупроводниковыми каналами 105 и соседними линиями 104 битов. В других вариантах осуществления второй диэлектрический слой, третий диэлектрический слой и четвертый диэлектрический слой объединены, так что изоляционный слой имеет сравнительно высокую плотность и меньшее количество внутренних дефектов, что способствует усилению изоляционного эффекта изолирующего слоя в отношении соседних полупроводниковых каналов и соседних линий битов.[00117] In some examples, the top surface of the second dielectric layer 123 is flush with the surface of the second doping region III. The insulating layer 109 further includes a fourth dielectric layer 143. Referring to FIG. 25, the fourth dielectric layer 143 is located on the upper surface formed by the second dielectric layer 123 and the third dielectric layer 133, and in the gaps between adjacent portions of the third dielectric layer 133. The second dielectric layer 123, the third dielectric layer 133 and the fourth dielectric layer 143 are made of one and the same material and form an insulating layer 109 to achieve electrical isolation between adjacent semiconductor channels 105 and adjacent bit lines 104. In other embodiments, the second dielectric layer, the third dielectric layer, and the fourth dielectric layer are combined such that the insulating layer has a relatively high density and fewer internal defects, which helps to enhance the insulating effect of the insulating layer with respect to adjacent semiconductor channels and adjacent bit lines.

[00118] В некоторых других вариантах осуществления, при покрытии поверхностей боковых стенок обеих из канальных областей и вторых областей легирования, изоляционный слой включает в себя одно из второго диэлектрического слоя и одно из четвертого диэлектрического слоя. Второй диэлектрический слой расположен в первых зазорах и вторых зазорах. Верхняя поверхность второго диэлектрического слоя, удаленная от основы, расположена не ниже поверхности второй области легирования, удаленной от основы. Четвертый диэлектрический слой расположен в зазорах, образованных вторым диэлектрическим слоем и изолирующим слоем, и в зазорах, образованных соседними участками изолирующего слоя, и четвертый диэлектрический слой покрывает верхнюю поверхность второго диэлектрического слоя.[00118] In some other embodiments, when covering the side wall surfaces of both the channel regions and the second doping regions, the insulating layer includes one of a second dielectric layer and one of a fourth dielectric layer. The second dielectric layer is located in the first gaps and the second gaps. The upper surface of the second dielectric layer, remote from the base, is located not lower than the surface of the second doping region, remote from the base. The fourth dielectric layer is located in the gaps formed by the second dielectric layer and the insulating layer, and in the gaps formed by adjacent portions of the insulating layer, and the fourth dielectric layer covers the upper surface of the second dielectric layer.

[00119] Ортогональная проекция периферии изолирующего слоя 106 на линии 104 битов меньше, чем ортогональная проекция периферии третьего диэлектрического слоя 133 на линии 104 битов.[00119] The orthogonal projection of the periphery of the insulating layer 106 on the bit line 104 is smaller than the orthogonal projection of the periphery of the third dielectric layer 133 on the bit line 104.

[00120] Полупроводниковая структура может дополнительно включать в себя контактный слой 108 конденсатора, расположенный на верхних поверхностях вторых областей III легирования. Ортогональная проекция контактного слоя 108 конденсатора на линии 104 битов покрывает ортогональные проекции вторых областей III легирования на линии 104 битов. Контактный слой 108 конденсатора легирован легирующим ионом, концентрация легирования для которого больше, чем во второй области III легирования.[00120] The semiconductor structure may further include a capacitor contact layer 108 located on the top surfaces of the second doping regions III. The orthogonal projection of the capacitor contact layer 108 on the bit line 104 covers the orthogonal projections of the second doping regions III on the bit line 104. The capacitor contact layer 108 is doped with a dopant ion whose doping concentration is greater than that in the second doping region III.

[00121] Поскольку контактный слой 108 конденсатора и вторая область III легирования легированы легирующим ионом одного и того же типа и концентрация легирования для легирующего иона в контактном слое 108 конденсатора больше, чем во второй области III легирования, обеспечена возможность дополнительного улучшения проводимости контактного слоя 108 конденсатора. Ортогональная проекция контактного слоя 108 контакта конденсатора на линии 104 битов покрывает ортогональные проекции вторых областей III легирования на линии 104 битов, что полезно для увеличения площади контакта между контактным слоем 108 конденсатора и другими последующими проводящими структурами, в результате чего уменьшается контактное сопротивление между контактным слоем 108 конденсатора и другими последующими проводящими структурами.[00121] Since the capacitor contact layer 108 and the second doping region III are doped with the same type of dopant ion, and the doping concentration for the dopant ion in the capacitor contact layer 108 is greater than that in the second doping region III, it is possible to further improve the conductivity of the capacitor contact layer 108 . The orthogonal projection of the capacitor contact layer 108 on the bit line 104 covers the orthogonal projections of the second doping regions III on the bit line 104, which is useful for increasing the contact area between the capacitor contact layer 108 and other subsequent conductive structures, thereby reducing the contact resistance between the contact layer 108 capacitor and other subsequent conductive structures.

[00122] Полупроводниковая структура может дополнительно включать в себя конденсаторную структуру (не показана на чертеже), причем конденсаторная структура расположена на поверхности, образованной контактным слоем 108 конденсатора и четвертым диэлектрическим слоем 143.[00122] The semiconductor structure may further include a capacitor structure (not shown in the drawing), the capacitor structure being disposed on a surface formed by the capacitor contact layer 108 and the fourth dielectric layer 143.

[00123] Таким образом, в сечении, перпендикулярном направлению Z от линии 104 битов к полупроводниковому каналу 105, площадь поперечного сечения канальной области II меньше, чем площадь поперечного сечения первой области I легирования и второй области II легирования, что полезно для уменьшения порогового напряжения транзистора, образованного полупроводниковым каналом 105, так что транзистор отпирается или запирается при более низком пороговом напряжении. Устройство, образованное полупроводниковым каналом 105, представляет собой беспереходный транзистор, который позволяет избежать использования процесса легирования стока-истока со сверхвысоким градиентом. Следовательно, обеспечивается возможность предотвращения таких проблем, как дрейф порогового напряжения и увеличение тока утечки, вызванные резкими изменениями концентрации легирования, и возможность легкого подавления эффекта короткого канала. Такая конструкция дополнительно повышает степень интеграции и электрические характеристики полупроводниковой структуры.[00123] Thus, in a section perpendicular to the Z direction from the bit line 104 to the semiconductor channel 105, the cross-sectional area of the channel region II is smaller than the cross-sectional area of the first doping region I and the second doping region II, which is useful for reducing the threshold voltage of the transistor formed by semiconductor channel 105 such that the transistor is turned on or off at a lower threshold voltage. The device formed by the semiconductor channel 105 is a junctionless transistor that avoids the use of an ultra-high gradient drain-source doping process. Therefore, it is possible to prevent problems such as threshold voltage drift and increase in leakage current caused by sudden changes in doping concentration, and the short channel effect can be easily suppressed. This design further enhances the degree of integration and electrical performance of the semiconductor structure.

[00124] Следует понимать, что настоящее раскрытие не ограничивается его применением к конкретной структуре и расположению компонентов, раскрытых в настоящем описании. Настоящее раскрытие может включать в себя другие варианты осуществления, и оно может быть реализовано и выполнено множеством способов. Вышеупомянутые вариации и модификации входят в объем настоящего раскрытия. Можно считать, что настоящее изобретение, раскрытое и определенное в настоящем описании, распространяется на все альтернативные комбинации двух или более отдельных признаков, упомянутых или очевидных в тексте и/или на сопроводительных чертежах. Все из этих различных комбинаций составляют множество альтернативных аспектов настоящего раскрытия. Варианты осуществления, раскрытые в настоящем описании, иллюстрируют известный оптимальный способ реализации настоящего раскрытия и дают возможность специалистам в данной области техники использовать настоящее раскрытие.[00124] It should be understood that the present disclosure is not limited to its application to the specific structure and arrangement of components disclosed herein. The present disclosure may include other embodiments, and may be implemented and performed in a variety of ways. The above variations and modifications are included within the scope of the present disclosure. The present invention, as disclosed and defined herein, may be considered to cover all alternative combinations of two or more distinct features mentioned or apparent in the text and/or the accompanying drawings. All of these various combinations constitute many alternative aspects of the present disclosure. The embodiments disclosed herein illustrate a known best practice for implementing the present disclosure and enable those skilled in the art to make use of the present disclosure.

[00125] Промышленная применимость[00125] Industrial applicability

[00126] В вариантах осуществления настоящего раскрытия предложены полупроводниковая структура и способ ее изготовления, которые являются полезными для упрощения формирования числовых шин и для формирования числовых шин с малыми размерами и высокой точностью.[00126] Embodiments of the present disclosure provide a semiconductor structure and a manufacturing method thereof that are useful for simplifying the generation of word lines and for generating word lines with small dimensions and high precision.

Claims

1. A method for manufacturing a semiconductor structure, including:

providing the basis;

forming bit lines on the substrate and forming semiconductor channels on surfaces of the bit lines remote from the substrate, the semiconductor channel comprising a first doping region, a channel region, and a second doping region sequentially located along a direction from the substrate to the bit line;

forming a first dielectric layer such that the first dielectric layer surrounds the side walls of the semiconductor channels, and a first gap is provided between portions of the first dielectric layer located on the side walls of adjacent semiconductor channels on the same bit line;

forming a second dielectric layer such that the second dielectric layer fills the first gaps, wherein the material of the second dielectric layer is different from the material of the first dielectric layer;

removing a portion of the first dielectric layer to expose the side walls of the channel regions;

forming an insulating layer such that the insulating layer covers at least the surfaces of the side walls of the channel regions, and second gaps are provided between the insulating layer and the second dielectric layer; And

forming number lines so that they fill the second gaps.

2. A method for manufacturing a semiconductor structure according to claim 1, according to which removing a section of the first dielectric layer to open the side walls of the channel areas includes:

etching a portion of the first dielectric layer to expose the side walls of the second doping regions;

forming a third dielectric layer such that: the third dielectric layer surrounds the side walls of the second doping regions and is located on a side wall portion of the second dielectric layer; a portion of the third dielectric layer located on the side walls of the second doping regions and a portion of the third dielectric layer located on the side wall portion of the second dielectric layer formed through holes; and a portion of the first dielectric layer was exposed at the bottom of the through holes, wherein the material of the third dielectric layer is different from the material of the first dielectric layer; And

removing a portion of the first dielectric layer located on the side walls of the channel regions and exposed through the through holes, such that the remaining portion of the first dielectric layer surrounds the side walls of the first doping regions,

wherein the formation of the insulating layer includes:

thermally oxidizing the side walls of the open channel regions to form an insulating layer such that the insulating layer covers the side wall surfaces of the remaining portion of the channel regions,

wherein the formation of numerical buses includes:

forming the original word lines such that the original word lines fill the second gaps and through holes, and the original word lines are also located between portions of the insulating layer covering the side walls of the channel regions on adjacent bit lines; And

removing a section of the original number lines located in the through holes, while the remaining section of the original number lines is used as number lines,

wherein after forming the word lines, the method further includes: forming a fourth dielectric layer such that the fourth dielectric layer fills the through holes.

3. The method of manufacturing a semiconductor structure according to claim 1, according to which removing a portion of the first dielectric layer to open the side walls of the channel regions further includes removing a portion of the first dielectric layer located on the side walls of the second doping regions, and when forming an insulating layer, this insulating layer additionally covers side walls of the second alloying areas,

wherein the formation of numerical buses includes:

forming the source word lines such that the source word lines fill the second gaps, and the source word lines are also located between portions of the insulating layer covering the side wall portion of the semiconductor channels on adjacent bit lines; And

removing a portion of the original word lines, wherein the remaining portion of the original word lines is used as the number lines, and the word lines surround only a portion of the insulating layer located on the side walls of the channel regions.

4. A method for manufacturing a semiconductor structure according to claim 1, according to which the formation of bit lines and the formation of semiconductor channels includes:

forming a first mask layer on the base;

etching a base using the first masking layer as a mask and forming a plurality of first grooves;

removing the first mask layer and forming a fifth dielectric layer in the first grooves;

forming a second masking layer on an upper surface formed by the fifth dielectric layer and the remaining base portion;

etching the substrate and the fifth dielectric layer using the second masking layer as a mask and forming a plurality of second grooves, bit lines and semiconductor channels such that the depth of the second groove is less than the depth of the first groove in a direction perpendicular to the surface of the substrate; And

removing the second mask layer,

wherein the first mask layer contains a plurality of first holes separated from each other, the second mask layer contains a plurality of second holes separated from each other, and the direction of passage of the first hole is perpendicular to the direction of passage of the second hole,

wherein in the direction perpendicular to the side wall of the semiconductor channel, the ratio of the width of the first hole to the width of the second hole is 2 to 1, and the distance between adjacent first holes is equal to the distance between adjacent second holes,

wherein the formation of the first dielectric layer includes:

forming a sixth dielectric layer such that the sixth dielectric layer is located on the side walls of the second grooves, the remaining portion of the fifth dielectric layer and the sixth dielectric layer forms the first dielectric layer, and the portion of the sixth dielectric layer located on the side wall of the second groove is provided with the first gap .

5. A method for manufacturing a semiconductor structure according to claim 1, further including:

forming a capacitor contact layer on top surfaces of the second doping regions through an epitaxial growth process such that an orthogonal projection of the capacitor contact layer on the bit lines covers orthogonal projections of the second doping regions on the bit lines.

6. Semiconductor structure containing:

basis;

bit lines located on the base;

semiconductor channels disposed on the surfaces of the bit lines, the semiconductor channel comprising a first doping region, a channel region, and a second doping region sequentially located along a direction from the substrate to the bit line, the first doping region being in contact with the bit line;

a first dielectric layer surrounding the first doping regions, wherein a first gap is provided between portions of the first dielectric layer covering the side walls of adjacent first doping regions on the same bit line;

an insulating layer covering at least the surfaces of the side walls of the channel regions;

number lines surrounding an insulating layer located on the side walls of the channel regions, a second gap being provided between adjacent number lines; And

an insulating layer located at least in the first gaps and the second gaps, and the upper surface of the insulating layer, remote from the base, is located not lower than the upper surface of the second alloying region, remote from the base.

7. The semiconductor structure according to claim 6, wherein the base, the bit line and the semiconductor channel contain the same semiconductor element.

8. The semiconductor structure according to claim 6, wherein the first doping region, the channel region and the second doping region are doped with doping ions of the same type, and the doping concentration for the doping ion in the first doping region is the same as the doping concentration for a dopant ion in the channel region, and a doping concentration for the dopant ion in the second doping region, wherein the dopant ion is one of an N-type ion or a P-type ion,

wherein the semiconductor structure further comprises: a capacitor contact layer located on the top surfaces of the second doping regions, wherein an orthogonal projection of the capacitor contact layer on the bit line covers orthogonal projections of the second doping regions on the bit line, the capacitor contact layer is doped with a doping ion, and a doping concentration for the doping ion in the contact layer of the capacitor is greater than the doping concentration for the doping ion in the second doping region.

9. The semiconductor structure of claim 6, wherein the orthogonal projection of the channel region onto the bit line is less than the orthogonal projection of the second doping region onto the bit line, and less than the orthogonal projection of the first doping region onto the bit line.

10. The semiconductor structure according to claim 6, in which the insulating layer contains a second dielectric layer and a third dielectric layer, the second dielectric layer is located in the first gaps and the second gaps, the upper surface of the second dielectric layer, remote from the base, is located not lower than the upper surface a second doping region remote from the substrate, and a third dielectric layer covering the side walls of the second doping regions,

wherein the orthogonal projection of the periphery of the insulating layer on the bit lines is less than the orthogonal projection of the periphery of the third dielectric layer on the bit lines.

11. The semiconductor structure of claim 6, wherein the first dielectric layer comprises a fifth dielectric layer and a sixth dielectric layer, wherein the fifth dielectric layer is located in the gaps between adjacent bit lines and in the gaps between adjacent first doping regions on adjacent bit lines, and the sixth the dielectric layer is located on the side walls of adjacent first doping regions on the same bit line and on the side wall of the fifth dielectric layer.