RU2634198C1 - Device for searching minimum value of placement intensity in complete matrix systems with bidirectional transmission of information - Google Patents

Device for searching minimum value of placement intensity in complete matrix systems with bidirectional transmission of information Download PDF

Info

Publication number
RU2634198C1
RU2634198C1 RU2016141404A RU2016141404A RU2634198C1 RU 2634198 C1 RU2634198 C1 RU 2634198C1 RU 2016141404 A RU2016141404 A RU 2016141404A RU 2016141404 A RU2016141404 A RU 2016141404A RU 2634198 C1 RU2634198 C1 RU 2634198C1
Authority
RU
Russia
Prior art keywords
input
output
arc
inputs
register
Prior art date
Application number
RU2016141404A
Other languages
Russian (ru)
Inventor
Дмитрий Борисович Борзов
Юлия Васильевна Соколова
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) filed Critical Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ)
Priority to RU2016141404A priority Critical patent/RU2634198C1/en
Application granted granted Critical
Publication of RU2634198C1 publication Critical patent/RU2634198C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation

Abstract

FIELD: physics.
SUBSTANCE: device contains a minimum value block containing a column counter, a layer number counter, a number decoder, a column number decoder, the first, the second, the third, the fourth, the fifth, the sixth, the seventh, and the eighth register of the incident arc, the first, the second, the third, the fourth, the fifth, the sixth, the seventh, and the eighth SR flip-flop, an intermediate block of totalizers, a total block of adders, AND combining element, the first, the second, the third, the fourth, the fifth, the sixth, the seventh, and the eighth AND element.
EFFECT: expanding the scope of the device by introducing means to search for the minimum value of the placement intensity in the fully connected matrix systems in the bidirectional transmission of information by the criterion of minimizing the intensity of processes and data.
2 cl, 9 dwg

Description

Изобретение относится к области цифровой вычислительной техники и предназначено для моделирования комбинаторных задач при проектировании вычислительных систем (ВС).The invention relates to the field of digital computing and is intended for modeling combinatorial problems in the design of computing systems (AC).

Известен элемент однородной среды, включающий блок обработки входных сигналов, блок запоминания признака конечной точки, блок выходной логики, триггер записи трасс, блок оценки текущего размещения, блок передачи информации, входы, выходы, управляющий вход, информационные входы, информационные выходы, индикаторный выход (АС 1291957 СССР кл. G06F 7/00, опубл. 23.02.87, БИ №7).A well-known element of a homogeneous environment, including an input signal processing unit, an endpoint attribute storage unit, an output logic unit, a trace recording trigger, a current location estimation unit, an information transmission unit, inputs, outputs, a control input, information inputs, information outputs, an indicator output ( AC 1291957 USSR class G06F 7/00, publ. 23.02.87, BI No. 7).

Недостатком указанного элемента является узкая область применения, обусловленная ограниченным числом критериев оценки степени оптимальности размещения.The disadvantage of this element is a narrow scope, due to a limited number of criteria for assessing the degree of optimal placement.

Наиболее близкой к предлагаемому устройству по технической сущности является устройство для формирования субоптимального размещения и его оценки, содержащая блок формирования перестановок, блок постоянной памяти, коммутатор, арифметико-логическое устройство (АЛУ), блок запоминания лучшего варианта, введены дешифратор выбора дуги, реверсивный счетчик ячеек, блок оперативной памяти, счетчик топологии, первый и второй счетчики расстояний, умножитель, сумматор, регистр минимальной длины связей, первый элемент сравнения, вычитатель, триггер начала счета, триггер режима, триггер задания топологии, регистр длины связей, второй элемент сравнения, счетчик дуг, дешифратор блокировки дуги, регистр номера дуги, регистр минимального веса, группа элементов И, первый и второй элементы И, второй блок элементов ИЛИ, третий элемент И, первый и второй одновибраторы, первый, второй и третий элементы задержки, два регистра сдвига, элемент ИЛИ и группу элементов ИЛИ, электронную модель графа (ЭМГ) содержащую m электронных моделей дуги, причем l-я электронная модель дуги (l = 1, 2, …, m) содержит триггер блокировки дуги, регистр веса дуги, регистр блокировки дуги, первый элемент И, второй элемент И, элемент ИЛИ (Патент РФ №2193796, кл. G06F 17/10, 7/38, опубл. 27.11.2002, БИ №33).Closest to the proposed device in technical essence is a device for forming a suboptimal placement and its estimation, containing a permutation generation unit, a permanent memory unit, a switch, an arithmetic logic unit (ALU), a memory unit of the best option, an arc selection decoder, a reversible cell counter are introduced , RAM block, topology counter, first and second distance counters, multiplier, adder, register of minimum connection lengths, first comparison element, subtracter, trigger Start of account, mode trigger, topology job trigger, link length register, second comparison element, arc counter, arc lock decoder, arc number register, minimum weight register, AND element group, first and second AND elements, second OR element block, third AND element, first and second one-shots, first, second and third delay elements, two shift registers, OR element and a group of OR elements, an electronic graph model (EMG) containing m electronic arc models, the l-th electronic arc model (l = 1 , 2, ..., m) contains a trigger ep arc lock register arc weights arc lock register, a first AND gate, a second AND gate, an OR gate (RF Patent №2193796, Cl. G06F 17/10, 7/38, publ. November 27, 2002, BI No. 33).

Недостатком указанного устройства является узкая область применения, обусловленная отсутствием средств для поиска минимального значения интенсивности размещения в полносвязных матричных системах (МС) при двунаправленной передаче информации.The disadvantage of this device is a narrow scope, due to the lack of tools to find the minimum value of the intensity of placement in fully connected matrix systems (MS) with bidirectional information transfer.

Технической задачей изобретения является расширение области применения устройства за счет введения средств для поиска минимального значения интенсивности размещения в полносвязных МС при двунаправленной передаче информации по критерию минимизации интенсивности процессов и данных.An object of the invention is to expand the scope of the device by introducing means for finding the minimum value of the placement intensity in fully connected MSs with bi-directional transmission of information according to the criterion of minimizing the intensity of processes and data.

Техническая задача решается тем, что в устройство для поиска минимального значения интенсивности размещения в полносвязных матричных системах при двунаправленной передаче информации, содержащее матрицу из m строк и n столбцов элементов однородной среды, n блоков подсчета единиц, блок нахождения максимума, сумматор, блок памяти, причем входы управления перестановкой столбцов матрицы элементов однородной среды соединены с входом управления перестановкой столбцов устройства, входы управления перестановкой строк матрицы элементов однородной среды соединены с входом управления перестановкой строк устройства, входы установки матрицы элементов однородной среды соединены с входом установки устройства, информационные входы матрицы элементов однородной среды соединены с входом записи устройства, индикаторные выходы элементов j-го столбца (j = 1,2, …, n) матрицы элементов однородной среды соединены с входом j-го блока подсчета единиц, выход которого соединен с j-м входом блока нахождения максимума и j-м входом сумматора, выходы которых соединены с выходом максимальной длины ребра устройства и выходом суммарной длины ребер устройства соответственно, вход управления записью блока памяти соединен с входом управления записью устройства, информационные выходы элементов i-й строки (i = 1,2, …, m) матрицы элементов однородной среды соединены с i-м информационным входом блока памяти, выход которого соединен с информационным выходом устройства, дополнительно введен дополнительно введенный блок минимального значения, содержащий счетчик столбцов, счетчик номера слоя, дешифратор номера слоя, дешифратор номера столбца, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой регистр инцидентной дуги, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой SR-триггер, промежуточный блок сумматоров, итоговый блок сумматоров, элемент И объединения, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой элемент И, отличающийся тем, что тактовый вход устройства соединен со счетным входом счетчика столбцов, выход которого подключен ко входу дешифратора номера столбца, выход переполнения счетчика столбцов подсоединен к счетному входу счетчика номера слоя, выход которого соединен с входом дешифратора номера слоя, выход переполнения счетчика номера слоя подключен к выходу переполнения, выходы с первого по m-й дешифратора номера слоя подсоединены к соответствующим вторым входам из i.j (

Figure 00000001
Figure 00000002
) элементов объединения, выходы с первого по n-й дешифратора номера столбца соединены с соответствующими первыми входами из i.j (
Figure 00000001
Figure 00000002
) элементов объединения, выход которого подключен к соответствующим вторым входам элементов первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого элементов И соответственно, выходы которых соединены с соответствующими s-входами первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого регистров инцидентной дуги, обратные е-входы которых подключены к соответствующим обратным выходам первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого SR-триггеров, а также к соответствующим первым входам первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого элемента И, D-входы первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого регистра инцидентной дуги соединены с соответствующим выходом блока оперативной памяти, выход первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого регистров инцидентной дуги подключены к соответствующим входам промежуточного сумматора, выход которого подсоединен к соответствующим входам итогового блока сумматоров, выход которого соединен с выходом суммы устройства, R-вход восьмого SR-триггера подключен к ое-выходу восьмого регистра инцидентной дуги, ое–выходы первого, второго, третьего, четвертого, пятого, шестого и седьмого регистра инцидентной дуги соединены с соответствующими R-входами первого, второго, третьего, четвертого, пятого, шестого и седьмого SR-триггеров, прямой выход первого SR-триггера подсоединен к выходу единицы устройства, прямые выходы второго, третьего, четвертого, пятого, шестого, седьмого и восьмого SR-триггеров соединены с соответствующими выходами устройства.The technical problem is solved in that in a device for finding the minimum value of the intensity of placement in fully connected matrix systems for bidirectional information transfer, containing a matrix of m rows and n columns of elements of a homogeneous medium, n units of counting units, a unit for finding the maximum, an adder, a memory unit, inputs of the control of the permutation of the columns of the matrix of elements of a homogeneous medium are connected to the input of the control of the permutation of columns of the device the bottom of the medium is connected to the input of the row permutation control of the device, the inputs of the installation of a matrix of elements of a homogeneous medium are connected to the input of the installation of the information inputs of the matrix of elements of a homogeneous medium are connected to the input of the recording device, the indicator outputs of the elements of the j-th column (j = 1,2, ..., n) the matrices of elements of a homogeneous medium are connected to the input of the j-th unit counting unit, the output of which is connected to the j-th input of the maximum block and the j-th adder input, the outputs of which are connected to the output of the maximum length of the ribs devices and the output of the total length of the edges of the device, respectively, the recording control input of the memory block is connected to the control recording input of the device, the information outputs of the i-th row elements (i = 1,2, ..., m) of the matrix elements of a homogeneous medium are connected to the i-th information input of the memory block, the output of which is connected to the information output of the device, an additionally introduced minimum value block is added, comprising a column counter, a layer number counter, a layer number decoder, a column number decoder, the first , second, third, fourth, fifth, sixth, seventh and eighth register of the incident arc, the first, second, third, fourth, fifth, sixth, seventh and eighth SR-trigger, the intermediate adder block, the total adder block, the AND element, the first , the second, third, fourth, fifth, sixth, seventh and eighth element And, characterized in that the clock input of the device is connected to the counting input of the column counter, the output of which is connected to the input of the decoder of the column number, the output of the overflow of the column counter is connected to the counting input of the count layer number detector, the output of which is connected to the input of the layer number decoder, the overflow output of the layer number counter is connected to the overflow output, the outputs from the first to the mth layer number decoder are connected to the corresponding second inputs from ij (
Figure 00000001
Figure 00000002
 ) elements of the union, the outputs from the first to the nth decoder of the column number are connected to the corresponding first inputs from ij (
Figure 00000001
Figure 00000002
 ) elements of the union, the output of which is connected to the corresponding second inputs of the elements of the first, second, third, fourth, fifth, sixth, seventh and eighth elements And, respectively, the outputs of which are connected to the corresponding s-inputs of the first, second, third, fourth, fifth, sixth , the seventh and eighth registers of the incident arc, the reverse e-inputs of which are connected to the corresponding reverse outputs of the first, second, third, fourth, fifth, sixth, seventh and eighth SR-triggers, as well as to the corresponding ne the first inputs of the first, second, third, fourth, fifth, sixth, seventh and eighth elements And, D-inputs of the first, second, third, fourth, fifth, sixth, seventh and eighth registers of the incident arc are connected to the corresponding output of the RAM block, output the first, second, third, fourth, fifth, sixth, seventh and eighth registers of the incident arc are connected to the corresponding inputs of the intermediate adder, the output of which is connected to the corresponding inputs of the final block of adders, the output of which din with the output of the sum of the device, the R-input of the eighth SR-trigger is connected to the e-output of the eighth register of the incident arc, the e-outputs of the first, second, third, fourth, fifth, sixth and seventh register of the incident arc are connected to the corresponding R-inputs of the first, the second, third, fourth, fifth, sixth and seventh SR flip-flops, the direct output of the first SR-flip-flop is connected to the output of a unit of equipment, the direct outputs of the second, third, fourth, fifth, sixth, seventh and eighth SR-flip-flops are connected to the corresponding outputs device.

Электронная модель графа содержит m электронных моделей дуги, причем l-я электронная модель дуги (l = 1, 2, …, m) содержит триггер блокировки дуги, регистр веса дуги, регистр блокировки дуги, первый элемент И, второй элемент И, элемент ИЛИ, причем входы первого элемента И соединены с соответствующими входами задания графа устройства, выход первого элемента И соединен с синхровходом регистра веса дуги и с установочным входом триггера блокировки дуги, вход сброса которого соединен с l-м входом блокировки дуги электронной модели графа, вход данных регистра веса дуги соединен с l-м входом веса дуги устройства, первый вход элемента ИЛИ соединен с l-м управляющим входом электронной модели графа, а второй вход элемента ИЛИ соединен с выходом второго элемента И, первый вход которого соединен с прямым выходом триггера блокировки дуги и с разрешающим входом регистра блокировки дуги, второй вход второго элемента И соединен с l-м входом выбора дуги электронной модели графа, вход сброса регистра блокировки дуги соединен с l-м входом сброса устройства, выход регистра блокировки дуги соединен с l-м выходом веса дуги электронной модели графа, который также соединен с выходом регистра веса дуги, выход элемента ИЛИ подключен к разрешающему входу регистра веса дуги.The electronic model of the graph contains m electronic models of the arc, and the l-th electronic model of the arc (l = 1, 2, ..., m) contains an arc lock trigger, an arc weight register, an arc lock register, the first AND element, the second AND element, the OR element moreover, the inputs of the first element And are connected to the corresponding inputs of the job of the graph of the device, the output of the first element And is connected to the sync input of the arc weight register and to the installation input of the arc lock trigger, the reset input of which is connected to the lth input of the arc lock of the electronic model of the graph, data input p the arc weight register is connected to the l-th input of the device's arc weight, the first input of the OR element is connected to the l-th control input of the electronic model of the graph, and the second input of the OR element is connected to the output of the second AND element, the first input of which is connected to the direct output of the arc lock trigger and with the enable input of the arc lock register, the second input of the second element AND is connected to the l-th input of the choice of the arc of the electronic graph model, the reset input of the arc lock register is connected to the l-th input of the device reset, the output of the arc lock register is connected to the l-th the output of the arc weight of the electronic model of the graph, which is also connected to the output of the arc weight register, the output of the OR element is connected to the enable input of the arc weight register.

Сущность изобретения поясняется чертежами, где на фиг. 1 показан пример исходного графа задачи; фиг. 2 показывает пример описания матрицы смежности для исходного графа задачи, показанного на фиг. 1; на фиг. 2 показана матрица смежности W, соответствующая графу, представленному на фиг.1; на фиг. 3 представлена матрица расстояний для ТС, состоящей из шести процессоров; фиг. 4 показывает топологическую организацию полносвязной тороидальной системы в трех видах: общий вид (фиг. 4а), вид сверху (фиг. 4б) и вид сбоку (фиг. 4в); фиг 5 и 6 показывает пример гипотетического варианта размещения; фиг.7,8,9 представляет устройство для поиска минимального значения интенсивности размещения в полносвязных тороидальных системах при двунаправленной передаче информации.The invention is illustrated by drawings, where in FIG. 1 shows an example of an initial task graph; FIG. 2 shows an example of a description of the adjacency matrix for the original task graph shown in FIG. one; in FIG. 2 shows an adjacency matrix W corresponding to the graph shown in FIG. 1; in FIG. 3 presents a distance matrix for a vehicle consisting of six processors; FIG. 4 shows the topological organization of a fully connected toroidal system in three forms: general view (Fig. 4a), top view (Fig. 4b) and side view (Fig. 4c); 5 and 6 show an example of a hypothetical placement; 7,8,9 represents a device for finding the minimum value of the intensity of placement in fully connected toroidal systems with bi-directional transmission of information.

Общие особенности изобретения состоят в следующем.General features of the invention are as follows.

Предлагаемое устройство может использоваться в области проектирования вычислительных систем (ВC), например, при размещении процессов (алгоритмов, задач, данных, файлов и т.п.). Устройство дополнительно позволяет осуществлять поиск минимального значения интенсивности размещения в полносвязных ТС при двунаправленном передаче информации.The proposed device can be used in the design of computer systems (BC), for example, when placing processes (algorithms, tasks, data, files, etc.). The device additionally allows you to search for the minimum value of the intensity of placement in a fully connected vehicle with bi-directional transmission of information.

Исходная задача (процесс, алгоритм, программа) представляется в виде направленного взвешенного графа G=<Х,E> (фиг. 1), вершины

Figure 00000003
которого соответствуют подзадачам (подалгоритмам, подпрограммам и т.п.), а дуги
Figure 00000004
 задают управляющие и/или информационные связи между подзадачами и фактически являются каналами передачи данных. Граф G может быть описан матрицей смежности
Figure 00000005
, где
Figure 00000006
;
Figure 00000007
– объем передаваемых данных между i-м и j-м процессорным модулем (фиг. 2).The initial problem (process, algorithm, program) is represented as a directed weighted graph G = <X, E> (Fig. 1), the vertices
Figure 00000003
 which correspond to subtasks (subalgorithms, subprograms, etc.), and arcs
Figure 00000004
 specify control and / or information links between subtasks and are actually data transmission channels. Graph G can be described by the adjacency matrix
Figure 00000005
 where
Figure 00000006
 ;
Figure 00000007
 - the amount of data transmitted between the i-th and j-th processor module (Fig. 2).

Топологическая модель ТС (область размещения) задается матрицей расстояний D. Элементы матрицы расстояний D = ||di,j||n×n для полносвязной тороидальной системы образуются по формуле

Figure 00000008
Минимальное значение интенсивности размещения для графа G вычисляется по формуле:The topological model of the vehicle (location area) is defined by the distance matrix D. Elements of the distance matrix D = || d i, j || n × n for a fully connected toroidal system are formed by the formula
Figure 00000008
 The minimum value of the placement intensity for graph G is calculated by the formula:

Figure 00000009
,
Figure 00000009
 , (1)(one)

где

Figure 00000010
,
Figure 00000011
– векторы, содержащие ненулевые элементы матрицы W и D, расположенные по убыванию и возрастанию соответственно; k – порядковый номер элемента; m=
Figure 00000012
 - мощность множества дуг E.Where
Figure 00000010
 ,
Figure 00000011
 - vectors containing nonzero elements of the matrix W and D, arranged in descending and ascending order, respectively; k is the serial number of the element; m =
Figure 00000012
 - the power of many arcs E.

Для удобства дальнейшего описания будем считать, что однородная среда содержит m×n элементов, при этом m=n (где m и n – число процессов). Функционирование однородной среды аналогично прототипу. При поступлении сигнала от внешнего устройства управления (ВУУ) происходит перестановка двух вершин графа и получение нового варианта размещения. Предлагаемое устройство вычисляет значения критериев оценки и выдает указанные значения ВУУ. Последнее анализирует принятые значения и либо фиксирует полученное размещение как более оптимальное, если значения критериев улучшают ранее найденные значения, либо игнорирует его. For the convenience of the further description, we assume that a homogeneous medium contains m × n elements, with m = n (where m and n are the number of processes). The functioning of a homogeneous environment is similar to the prototype. Upon receipt of a signal from an external control device (VUU), two vertices of the graph are rearranged and a new placement option is obtained. The proposed device calculates the values of the evaluation criteria and provides the specified values of the VUU. The latter analyzes the accepted values and either fixes the resulting placement as more optimal if the values of the criteria improve the previously found values, or ignore it.

Предлагаемое устройство дополнительно реализует поиск минимального значения интенсивности в полносвязных тороидальных системах при двунаправленной передаче информации по критерию минимизации интенсивности взаимодействия процессов и данных.The proposed device further implements the search for the minimum value of intensity in fully connected toroidal systems with bi-directional transmission of information according to the criterion of minimizing the intensity of the interaction of processes and data.

Сущность предлагаемого критерия поясняется фиг. 1-6. На фиг. 1 представлен гипотетический направленный граф задачи (программы, алгоритма, процесса), а на фиг. 2 – соответствующая ему матрица смежности. На фиг. 3 показан пример матрицы расстояний для МС, состоящей из 6 процессоров. На фиг. 4 показан пример полносвязной матричной системы с двунаправленной организацией межпроцессорных связей. The essence of the proposed criterion is illustrated in FIG. 1-6. In FIG. 1 shows a hypothetical directed graph of a problem (program, algorithm, process), and in FIG. 2 - the adjacency matrix corresponding to it. In FIG. 3 shows an example of a distance matrix for an MS consisting of 6 processors. In FIG. 4 shows an example of a fully-connected matrix system with bidirectional organization of interprocessor communications.

При поиске минимального значения интенсивности размещения предполагается, что наиболее интенсивно взаимодействующие участки исходной задачи (веса дуг с наибольшим объемом передаваемых данных) назначаются на смежные процессорные модули без учета топологии исходного графa G. Таким образом, реальное значение интенсивности размещения должно быть как можно ближе к ранее найденному минимальному значению. When searching for the minimum value of the placement intensity, it is assumed that the most intensively interacting sections of the original problem (the weight of the arcs with the largest amount of transmitted data) are assigned to adjacent processor modules without taking into account the topology of the original graph G. Thus, the real value of the placement intensity should be as close as possible to the previous the found minimum value.

На фиг. 5 представлен вариант размещения для графа G, представленного на фиг. 1. Данный вариант размещения не является минимальным значением, так как все вершины слоя МС имеют разные значения интенсивности, либо не обладают ими вовсе. Используя (1) получаем количественное значение минимального значения интенсивности:In FIG. 5 shows an arrangement for graph G of FIG. 1. This placement option is not the minimum value, since all the vertices of the MS layer have different intensities or do not possess them at all. Using (1) we obtain a quantitative value of the minimum intensity value:

Figure 00000013
;
Figure 00000013
 ;

Figure 00000014
;
Figure 00000014
 ;

Figure 00000015
.
Figure 00000015
 .

В примере для вектора

Figure 00000016
приведены только начальные значения, влияющие на коэффициент
Figure 00000017
 In the example for the vector
Figure 00000016
 only the initial values that affect the coefficient are given
Figure 00000017

Таким образом, при поиске минимального значения интенсивности размещения веса дуг графа G назначаются в порядке убывания соответствующих значений. На фиг. 6 представлен вариант размещения одновременно являющийся минимальным значением интенсивности размещения. При «реальном» размещении (процессов, данных и т.д.), значение интенсивности размещения приближается к минимальному значению. Таким образом можно оценить его качество.Thus, when searching for the minimum value of the intensity of placing the weight of the arcs of the graph G are assigned in descending order of the corresponding values. In FIG. 6 shows a placement option which is at the same time the minimum value of the placement intensity. With a "real" location (processes, data, etc.), the value of the placement intensity approaches the minimum value. Thus, one can evaluate its quality.

Устройство для поиска минимального значения интенсивности размещения в полносвязных матричных системах при двунаправленной передаче информации содержит матрицу 1 из m строк и n столбцов элементов однородной среды, блоки 2.1, 2.2,…, 2.n подсчета единиц, блок 3 нахождения максимума, сумматор 4, блок 5 памяти, причем входы управления перестановкой столбцов матрицы 1 элементов однородной среды соединены с входом 7 управления перестановкой столбцов устройства, входы управления перестановкой строк матрицы 1 элементов однородной среды соединены с входом 8 управления перестановкой строк устройства, входы установки матрицы 1 элементов однородной среды соединены с входом 13 установки устройства, информационные входы матрицы 1 элементов однородной среды соединены с входом 6 записи устройства, индикаторные выходы элементов j-го столбца (j = 1,2, …, n) матрицы 1 элементов однородной среды соединены с входом блока 2.j подсчета единиц, выход которого соединен с j-м входом блока 3 нахождения максимума и j-м входом сумматора 4, выходы которых соединены с выходом 10 максимальной длины ребра устройства и выходом 11 суммарной длины ребер устройства соответственно, вход управления записью блока 5 памяти соединен с входом 9 управления записью устройства, информационные выходы элементов i-й строки (i = 1,2, …, m) матрицы 1 элементов однородной среды соединены с i-м информационным входом блока 5 памяти, выход которого соединен с информационным выходом 12 устройства, а также дополнительно введенный блок 58 минимального значения, содержащий счетчик 59 столбцов, счетчик 60 номера слоя, дешифратор 61 номера, дешифратор 62 номера столбца, первый 63.1.1, второй 64.1.1, третий 65.1.1, четвертый 66.1.1, пятый 67.1.1, шестой 68.1.1, седьмой 69.1.1 и восьмой 70.1.1 регистр инцидентной дуги, первый 71.1.1, второй 72.1.1, третий 73.1.1, четвертый 74.1.1, пятый 75.1.1, шестой 76.1.1, седьмой 77.1.1 и восьмой 78.1.1 SR-триггер, промежуточный 79 блок сумматоров, итоговый 80 блок сумматоров, элемент 81.1.1 И объединения, первый 82.1.1, второй 83.1.1, третий 84.1.1, четвертый 85.1.1, пятый 86.1.1, шестой 87.1.1, седьмой 88.1.1 и восьмой 89.1.1 элемент И, отличающийся тем, что тактовый 57 вход устройства соединен со счетным входом счетчика 59 столбцов, выход которого подключен ко входу дешифратора 62 номера столбца, выход переполнения счетчика 59 столбцов подсоединен к счетному входу счетчика 60 номера слоя, выход которого соединен с входом дешифратора 61 номера слоя, выход переполнения счетчика 60 номера слоя подключен к выходу 92 переполнения, выходы с первого по m-й дешифратора 61 номера слоя подсоединены к соответствующим вторым входам элементов 81.i.j (

Figure 00000001
Figure 00000002
) объединения, выходы с первого по n-й дешифратора 62 номера столбца соединены с соответствующими первыми входами элементов 81.i.j (
Figure 00000001
Figure 00000002
) объединения, выход которого подключен к соответствующим вторым входам элементов первого 82.1.1, второго 83.1.1, третьего 84.1.1, четвертого 85.1.1, пятого 86.1.1, шестого 87.1.1, седьмого 88.1.1 и восьмого 89.1.1 элементов И соответственно, выходы которых соединены с соответствующими s-входами первого 63.1.1, второго 64.1.1, третьего 65.1.1, четвертого 66.1.1, пятого 67.1.1, шестого 68.1.1, седьмого 69.1.1 и восьмого 70.1.1 регистров инцидентной дуги, обратные е-входы которых подключены к соответствующим обратным выходам первого 71.1.1, второго 72.1.1, третьего 73.1.1, четвертого 74.1.1, пятого 75.1.1, шестого 76.1.1, седьмого 77.1.1 и восьмого 78.1.1 SR-триггеров, а также к соответствующим первым входам первого 82.1.1, второго 83.1.1, третьего 84.1.1, четвертого 85.1.1, пятого 86.1.1, шестого 87.1.1, седьмого 88.1.1 и восьмого 89.1.1 элемента И, D-входы первого 63.1.1, второго 64.1.1, третьего 65.1.1, четвертого 66.1.1, пятого 67.1.1, шестого 68.1.1, седьмого 69.1.1 и восьмого 70.1.1 регистра инцидентной дуги соединены с соответствующим выходом блока 10 оперативной памяти, выход первого 63.1.1, второго 64.1.1, третьего 65.1.1, четвертого 66.1.1, пятого 67.1.1, шестого 68.1.1, седьмого 69.1.1 и восьмого 70.1.1 регистров инцидентной дуги подключены к соответствующим входам промежуточного 79 сумматора, выход которого подсоединен к соответствующим входам итогового 80 блока сумматоров, выход которого соединен с выходом 93 суммы устройства, R-вход восьмого 78.1.1 SR-триггера подключен к ое-выходу восьмого 70.1.1 регистра инцидентной дуги, ое–выходы первого 63.1.1, второго 64.1.1, третьего 65.1.1, четвертого 66.1.1, пятого 67.1.1, шестого 68.1.1 и седьмого 69.1.1 регистра инцидентной дуги соединены с соответствующими R-входами первого 71.1.1, второго 72.1.1, третьего 73.1.1, четвертого 74.1.1, пятого 75.1.1, шестого 76.1.1 и седьмого 77.1.1 SR-триггеров, прямой выход первого 71.1.1 SR-триггера подсоединен к выходу 91 единицы устройства, прямые выходы второго 72.1.1, третьего 73.1.1, четвертого 74.1.1, пятого 75.1.1, шестого 76.1.1, седьмого 77.1.1 и восьмого 78.1.1 SR-триггеров соединены с соответствующими выходами устройства.A device for finding the minimum value of the placement intensity in fully connected matrix systems for bidirectional information transfer contains a matrix of 1 of m rows and n columns of elements of a homogeneous medium, units 2.1, 2.2, ..., 2.n of counting units, block 3 of finding the maximum, adder 4, block 5 memory, and the inputs of the control permutation of the columns of the matrix 1 of the elements of a homogeneous medium are connected to the input 7 of the control of the permutation of the columns of the device, the inputs of the control of the permutation of the rows of the matrix of 1 elements of a homogeneous medium are connected to house 8 controls the permutation of the rows of the device, the inputs of the installation matrix 1 of the elements of a homogeneous medium are connected to the input 13 of the installation of the device, the information inputs of the matrix 1 of the elements of a homogeneous medium are connected to the input 6 of the record of the device, the indicator outputs of the elements of the j-th column (j = 1,2, ... , n) the matrix 1 of the elements of a homogeneous medium is connected to the input of the unit counting unit 2.j, the output of which is connected to the jth input of the maximum finding block 3 and the jth input of the adder 4, the outputs of which are connected to the output 10 of the maximum length of the device edge and you od 11 of the total length of the edges of the device, respectively, the input of the recording control unit 5 memory is connected to the input 9 of the recording control device, the information outputs of the elements of the i-th row (i = 1,2, ..., m) of the matrix 1 of elements of a homogeneous medium are connected to the i-th the information input of the memory unit 5, the output of which is connected to the information output of the device 12, as well as the additionally entered minimum value unit 58, comprising a counter 59 columns, a counter 60 layer numbers, a decoder 61 numbers, a decoder 62 column numbers, the first 63.1.1, the second 64.1 .1, tre 65.1.1, fourth 66.1.1, fifth 67.1.1, sixth 68.1.1, seventh 69.1.1 and eighth 70.1.1 register of the incident arc, first 71.1.1, second 72.1.1, third 73.1.1, fourth 74.1 .1, fifth 75.1.1, sixth 76.1.1, seventh 77.1.1 and eighth 78.1.1 SR-trigger, intermediate 79 adder block, total 80 adder block, element 81.1.1 And unions, first 82.1.1, second 83.1 .1, third 84.1.1, fourth 85.1.1, fifth 86.1.1, sixth 87.1.1, seventh 88.1.1 and eighth 89.1.1 element And, characterized in that the clock input 57 of the device is connected to the counting input of the counter 59 columns whose output is connected to the input of the decoder 62 but column measure, the counter overflow output of 59 columns is connected to the counting input of the layer number counter 60, the output of which is connected to the input of the layer number decoder 61, the overflow output of the layer number 60 counter is connected to the overflow output 92, the outputs from the first to the mth layer number decoder 61 connected to the corresponding second inputs of elements 81.ij (
Figure 00000001
Figure 00000002
 ) associations, outputs from the first to the nth decoder 62 column numbers are connected to the corresponding first inputs of elements 81.ij (
Figure 00000001
Figure 00000002
 ) association, the output of which is connected to the corresponding second inputs of the elements of the first 82.1.1, second 83.1.1, third 84.1.1, fourth 85.1.1, fifth 86.1.1, sixth 87.1.1, seventh 88.1.1 and eighth 89.1.1 And elements, respectively, whose outputs are connected to the corresponding s-inputs of the first 63.1.1, second 64.1.1, third 65.1.1, fourth 66.1.1, fifth 67.1.1, sixth 68.1.1, seventh 69.1.1 and eighth 70.1. 1 incident arc registers, the reverse e-inputs of which are connected to the corresponding reverse outputs of the first 71.1.1, second 72.1.1, third 73.1.1, fourth 74.1.1, fifth 75.1.1, sixth 76.1.1, seventh 77.1.1 and eighth 78.1.1 SR triggers, as well as the corresponding first inputs of the first 82.1.1, second 83.1.1, third 84.1.1, fourth 85.1.1, fifth 86.1.1, sixth 87.1.1, seventh 88.1.1 and eighth 89.1.1 of the AND element, D-inputs of the first 63.1.1, second 64.1.1, third 65.1.1, fourth 66.1.1, fifth 67.1.1, sixth 68.1.1, seventh 69.1.1 and the eighth of the incident register register 70.1.1 are connected to the corresponding output of the RAM block 10, the output of the first 63.1.1, second 64.1.1, third 65.1.1, fourth 66.1.1, fifth 67.1.1, sixth 68.1.1 seventh 69.1.1 and eighth 70.1.1 registers of incide These arcs are connected to the corresponding inputs of the intermediate 79 adder, the output of which is connected to the corresponding inputs of the total 80 adder block, the output of which is connected to the output 93 of the device sum, the R-input of the eighth 78.1.1 SR trigger is connected to the e-output of the eighth 70.1.1 register of the incident arc, the second outputs of the first 63.1.1, second 64.1.1, third 65.1.1, fourth 66.1.1, fifth 67.1.1, sixth 68.1.1 and the seventh 69.1.1 register of the incident arc are connected to the corresponding R-inputs of the first 71.1.1, second 72.1.1, third 73.1.1, fourth 74.1.1, fifth 75.1.1, shes 76th.1.1 and seventh 77.1.1 SR-flip-flops, direct output of the first 71.1.1 SR-flip-flop connected to the output of 91 units of the device, direct outputs of the second 72.1.1, third 73.1.1, fourth 74.1.1, fifth 75.1.1 , the sixth 76.1.1, the seventh 77.1.1 and the eighth 78.1.1 SR-flip-flops are connected to the corresponding outputs of the device.

Электронная модель 31 графа (фиг. 8) содержит m электронных моделей дуги, причем электронная модель 31.l дуги (l = 1, 2, …, m) содержит триггер 20.l блокировки дуги, регистр 21.l веса дуги, регистр 22.l блокировки дуги, первый элемент И 38.l, второй элемент И 39.l, элемент ИЛИ 40.l, причем входы элемента И 38.l соединены с соответствующими входами 56.y и 56.z задания графа устройства (где y и z – номера соответственно начальной и конечной вершины l-й дуги графа), выход элемента И 38.l соединен с синхровходом регистра 21.l веса дуги и с установочным входом триггера 20.l блокировки дуги, вход сброса которого соединен с l-м входом блокировки дуги модели 31, вход данных регистра 21.l веса дуги соединен с входом 54.l веса дуги устройства, первый вход элемента ИЛИ 40.l соединен с l-м управляющим входом модели 31, а второй вход элемента ИЛИ 40.l соединен с выходом элемента И 39.l, первый входкоторого соединен с прямым выходом триггера 20. l блокировки дуги и с разрешающим входом регистра 22.l блокировки дуги, второй вход элемента И 39.l соединен с l-м входом выбора дуги модели 31, вход сброса регистра 22.l блокировки дуги соединен с входом 55.l сброса устройства, выход регистра 22.l блокировки дуги соединен с l-м выходом веса дуги модели 31, который также соединен с выходом регистра 21.l веса дуги, выход элемента ИЛИ 40.l подключен к разрешающему входу регистра 21.l веса дуги.The electronic model 31 of the graph (Fig. 8) contains m electronic models of the arc, and the electronic model 31.l of the arc (l = 1, 2, ..., m) contains a trigger 20.l of blocking the arc, register 21.l of the weight of the arc, register 22 .l arc locks, the first element AND 38.l, the second element AND 39.l, the OR element 40.l, and the inputs of the element AND 38.l are connected to the corresponding inputs of the device graph (where y and z are the numbers of the starting and ending vertices of the lth arc of the graph, respectively), the output of AND 38.l is connected to the clock input of the register 21.l of the arc weight and to the installation input of the trigger 20.l of the lock arc, the reset input of which is connected to the l-th input of blocking the arc of model 31, the data input of the register 21.l of the weight of the arc is connected to the input 54.l of the weight of the arc of the device, the first input of the OR 40.l element is connected to the l-th control input of the model 31 and the second input of the OR element 40.l is connected to the output of the AND 39.l element, the first input of which is connected to the direct output of the trigger 20. l of the arc lock and with the enable input of the arc lock register 22.l, the second input of the AND 39.l element is connected to the lth input of the choice of the arc of model 31, the reset input of the register 22.l of the arc lock is connected to the input 55.l reset device, 22.l arc lock register output connected to a l-th output of weight arc model 31, which is also connected to the output register of weight arc 21.l, 40.l output of OR element connected to the enabling input of weight arc 21.l register.

Назначение элементов и блоков устройства для поиска минимального значения интенсивности размещения (фиг. 7) в матричных системах состоит в следующем:The purpose of the elements and blocks of the device for finding the minimum value of the intensity of placement (Fig. 7) in matrix systems is as follows:

Первый и второй регистры 1 и 2 сдвига необходимы для реализации последовательного перебора пар вершин орграфа G. The first and second shift registers 1 and 2 are necessary to implement sequential enumeration of pairs of vertices of the digraph G.

Блок 3 формирования перестановок осуществляет перебор всех возможных размещений вершин графа G по позициям заданной топологической модели.Block 3 of the formation of permutations enumerates all possible locations of the vertices of the graph G at the positions of the given topological model.

Блок 4 постоянной памяти хранит двоичные коды номеров позиций.The read-only memory unit 4 stores binary codes of item numbers.

Блок 5 запоминания лучшего варианта служит для запоминания лучшего на настоящий момент варианта размещения.Block 5 memorizing the best option is used to memorize the currently best accommodation options.

Коммутатор 6 обеспечивает последовательное списывание из блока 4 кодов номеров выбираемых позиций для передачи их в АЛУ 7.Switch 6 provides sequential write-off from block 4 of codes of numbers of selected positions for transferring them to ALU 7.

Арифметико-логическое устройство 7 необходимо для определения расстояния между позициями, в которые помещены выбранные вершины графа, и расчета длины связей L для формируемого варианта размещения. Данное устройство способно определять расстояния между позициями как для взвешенных графов, так и для невзвешенных.Arithmetic-logic device 7 is necessary to determine the distance between the positions at which the selected vertices of the graph are placed, and to calculate the length of the links L for the formed placement option. This device is capable of determining distances between positions for both weighted graphs and unweighted graphs.

Дешифратор 8 выбора дуги вместе со счетчиком 27 дуг предназначены для выбора из ЭМГ 31 дуги с номером, записанным в счетчике 27.The decoder 8 of the selection of the arc together with the counter 27 of the arcs are designed to select from the EMG 31 of the arc with the number recorded in the counter 27.

Реверсивный счетчик 9 ячеек служит для организации последовательного перебора адресов блока 10 оперативной памяти в прямом и обратном порядке соответственно при записи информации и ее считывании.The reversible counter of 9 cells serves to organize sequential enumeration of the addresses of the block 10 of RAM in the direct and reverse order, respectively, when recording information and reading it.

Блок 10 оперативной памяти служит для хранения весов wi,j дуг орграфа G в порядке возрастания их значений.The RAM block 10 serves to store the weights w i, j of the arcs of the digraph G in ascending order of their values.

Счетчик 11 топологии необходим для подсчета и передачи счетчику 12 количества обрабатываемых элементов вектора

Figure 00000018
с заданным значением (для кольцевой топологической модели общее число таких элементов постоянно и составляет n, для линейной это число уменьшается от n-1 для
Figure 00000019
=1 до 1 для
Figure 00000019
=n-1). The counter 11 topology is necessary for counting and transmitting to the counter 12 the number of processed elements of the vector
Figure 00000018
 with a given value (for a ring topological model, the total number of such elements is constant and is n, for a linear one this number decreases from n-1 for
Figure 00000019
 = 1 to 1 for
Figure 00000019
 = n-1).

Первый счетчик 12 расстояний и второй счетчик 13 расстояний предназначены для организации перебора в возрастающем порядке ненулевых элементов матрицы расстояний D (таким образом на выходе счетчика 13 формируется вектор

Figure 00000018
).The first counter 12 distances and the second counter 13 distances are designed to organize sorting in increasing order of nonzero elements of the matrix of distances D (thus, at the output of counter 13, a vector
Figure 00000018
 )

Умножитель 14 необходим для умножения веса дуги из блока 10 оперативной памяти на расстояние между позициями топологической модели (элемент вектора

Figure 00000018
) из счетчика 13 расстояний.The multiplier 14 is necessary to multiply the weight of the arc from the block 10 of RAM by the distance between the positions of the topological model (vector element
Figure 00000018
 ) from the counter 13 distances.

Сумматор 15 предназначен для суммирования значений с умножителя 14 и регистра 16.The adder 15 is designed to sum the values from the multiplier 14 and the register 16.

Регистр 16 минимальной длины связей хранит значение минимально возможной длины связей L* для заданного графа.Register 16 of the minimum bond length stores the value of the minimum possible bond length L * for a given graph.

Первый элемент 17 сравнения служит для сравнения веса текущей дуги с наименьшим на данный момент весом, записанным в регистре 30.The first comparison element 17 is used to compare the weight of the current arc with the smallest weight currently recorded in the register 30.

Вычитатель 18 служит для нахождения степени оптимальности размещения ξ. Значение L* поступает с выхода регистра 16 минимальной длины связей, L поступает с выхода регистра 25 длины связей.Subtractor 18 serves to find the degree of optimality of the placement ξ. The value of L * comes from the output of the register 16 of the minimum length of bonds, L comes from the output of the register 25 of the length of bonds.

Триггер 19 начала счета служит для индикации перехода из режима формирования размещения в режим его оценки.The trigger 19 of the beginning of the account is used to indicate the transition from the mode of formation formation in the mode of evaluation.

Триггер 23 режима служит для хранения признака текущей операции. Если триггер 23 установлен в ноль – это означает запись весов дуг по возрастанию в блок 10 оперативной памяти, а в единицу – нахождение минимально возможной длины L*.The trigger 23 mode is used to store a sign of the current operation. If the trigger 23 is set to zero, this means writing the weights of the arcs in ascending order to the block 10 of RAM, and to one, finding the smallest possible length L * .

Триггер 24 задания топологии предназначен для задания вида топологической модели: если триггер 24 установлен в единицу – это означает выбор линейной модели, в ноль – кольцевой модели.Trigger 24 for setting the topology is intended for specifying the type of topological model: if trigger 24 is set to one, this means choosing a linear model, and to zero - a ring model.

Дешифратор 28 блокировки дуги предназначен для выбора дуги, которую необходимо заблокировать в текущем цикле работы устройства.The decoder 28 of the arc lock is designed to select the arc that you want to block in the current cycle of the device.

Регистр 29 номера дуги служит для хранения номера дуги с минимальным весом, выбранной в текущем цикле работы устройства.The arc number register 29 is used to store the arc number with the minimum weight selected in the current cycle of the device.

Регистр 30 минимального веса необходим для хранения значения минимального на данный момент веса дуги.The minimum weight register 30 is needed to store the value of the currently minimum arc weight.

Группа элементов ИЛИ 32.1 – 32.n необходима для объединения соответствующих сигналов с регистров 1 и 2.The group of elements OR 32.1 - 32.n is necessary to combine the corresponding signals from registers 1 and 2.

Группа элементов И 33.1 – 33.m предназначена для выбора соответствующих дуг графа G по сигналам с элементов ИЛИ 32.1 – 32.n.The group of elements AND 33.1 - 33.m is designed to select the corresponding arcs of the graph G according to the signals from the elements OR 32.1 - 32.n.

Первый и второй элементы И 34 и 35 необходимы для блокировки передачи импульсов с тактового входа 57 устройства на элементы и блоки, обеспечивающие упорядочение весов дуг графа в блоке 10.The first and second elements And 34 and 35 are necessary to block the transmission of pulses from the clock input 57 of the device to elements and blocks that ensure the ordering of the weights of the graph arcs in block 10.

Второй блок элементов ИЛИ 36 необходим для подключения веса текущей дуги к элементу 17 сравнения и регистру 30.The second block of OR elements 36 is necessary to connect the weight of the current arc to the comparison element 17 and the register 30.

Третий элемент И 37 предназначен для блокировки прохождения импульсов на входы синхронизации регистров 29 и 30.The third element And 37 is designed to block the passage of pulses to the synchronization inputs of registers 29 and 30.

Электронная модель 31 графа служит для моделирования топологии графа G, представляющего размещаемый объект (фиг. 8).The electronic model 31 of the graph is used to simulate the topology of graph G representing the hosted object (Fig. 8).

Первый и второй одновибраторы 41 и 42 необходимы для формирования импульсов, управляющих записью информации в регистр 25 и счетчик 12 соответственно.The first and second one-shots 41 and 42 are necessary for generating pulses controlling the recording of information in register 25 and counter 12, respectively.

Первый элемент 43 задержки служит для задержки импульса переполнения со счетчика 27 дуг на время, достаточное для обеспечения блокировки дуги дешифратором 28 и записи минимального веса из регистра 30 в блок 10 оперативной памяти.The first delay element 43 serves to delay the overflow pulse from the arc counter 27 for a time sufficient to ensure that the arc is blocked by the decoder 28 and to record the minimum weight from the register 30 in the RAM block 10.

Второй элемент 44 задержки необходим для задержки тактового импульса на время, достаточное для обеспечения выбора очередной дуги и сравнения ее веса с минимальным весом, записанным в регистре 30.The second delay element 44 is necessary to delay the clock pulse for a time sufficient to ensure the selection of the next arc and comparing its weight with the minimum weight recorded in the register 30.

Третий элемент 45 задержки обеспечивает задержку импульса, поступающего на регистр 16 минимальной длины связей, на время, достаточное для подсчета и добавления очередного слагаемого формулы (1) умножителем 14 и сумматором 15.The third delay element 45 provides a delay of the pulse arriving at the register 16 of the minimum bond length for a time sufficient to count and add the next term of the formula (1) by the multiplier 14 and the adder 15.

Первый блок элементов ИЛИ 46 необходим для подачи в АЛУ 7 веса текущей дуги.The first block of OR elements 46 is necessary for supplying to ALU 7 the weight of the current arc.

Электронная модель 31.l дуги служит для моделирования l-й дуги орграфа G, l = 1,2, …, m.The electronic model 31.l of the arc is used to simulate the l-th arc of the digraph G, l = 1,2, ..., m.

Триггер 20.l блокировки дуги служит для выдачи сигнала блокировки повторного выбора соответствующей дуги во время работы устройства.The arc lock trigger 20.l serves to issue a lock signal to reselect the corresponding arc while the device is operating.

Регистр 21.l веса дуги и регистр 22.l блокировки дуги предназначены для хранения веса текущей дуги и нулевого кода соответственно. Регистры 21.l и 22.l имеют выходы с тремя состояниями; перевод выходов в третье (высокоимпедансное) состояние обеспечивается соответственно единичным и нулевым сигналом на входах разрешения (oe).The arc weight register 21.l and the arc lock register 22.l are used to store the weight of the current arc and the zero code, respectively. Registers 21.l and 22.l have outputs with three states; the translation of the outputs into the third (high-impedance) state is ensured by a single and zero signal at the resolution inputs (oe), respectively.

Первый элемент И 38.l необходим для формирования сигнала наличия l-й дуги в графе.The first element And 38.l is necessary to generate a signal of the presence of the l-th arc in the graph.

Второй элемент И 39.l служит для формирования сигнала выбора/блокировки дуги.The second element And 39.l is used to generate a signal selection / blocking of the arc.

Элемент ИЛИ 40.l служит для объединения сигналов с элемента И 39.l и с элемента И 33.l.The OR 40.l element is used to combine signals from the And 39.l element and the And 33.l element.

Назначение элементов блока 58 минимального значения (фиг. 7) состоит в следующем.The purpose of the elements of block 58 of the minimum value (Fig. 7) is as follows.

Счетчик 59 столбцов предназначен для подсчета количества столбцов выбранного слоя ТС.The counter 59 columns is designed to count the number of columns of the selected vehicle layer.

Счетчик 60 номера слоя предназначен для выбора номера обрабатываемого в данный момент слоя ТС.The counter 60 number of the layer is used to select the number of currently processed layer of the vehicle.

Дешифратор 61 номера служит для выбора номера строки МС.The number decoder 61 is used to select the line number of the MS.

Дешифратор 62 номера столбца необходим для выбора номера столбца слоя МС, установленной дешифратором 61 номера.A column number decoder 62 is needed to select the column number of the MS layer set by the number decoder 61.

Первый 63.1.1, второй 64.1.1, третий 65.1.1, четвертый 66.1.1, пятый 67.1.1, шестой 68.1.1, седьмой 69.1.1 и восьмой 70.1.1 регистр инцидентной дуги служит для хранения объема информации, передаваемой по смежным данному процессору связям.The first 63.1.1, the second 64.1.1, the third 65.1.1, the fourth 66.1.1, the fifth 67.1.1, the sixth 68.1.1, the seventh 69.1.1 and the eighth 70.1.1 register of the incident arc serves to store the amount of information transmitted over the connections adjacent to this processor.

Первый 71.1.1, второй 72.1.1, третий 73.1.1, четвертый 74.1.1, пятый 75.1.1, шестой 76.1.1, седьмой 77.1.1 и восьмой 78.1.1 SR-триггер предназначен для активации работы соответствующих регистров инцидентной дуги.The first 71.1.1, the second 72.1.1, the third 73.1.1, the fourth 74.1.1, the fifth 75.1.1, the sixth 76.1.1, the seventh 77.1.1 and the eighth 78.1.1 SR-trigger is designed to activate the operation of the corresponding incident arc registers .

Промежуточный 79 блок сумматоров необходим для промежуточного суммирования значений интенсивности, сохраненных в первом 63.1.1, втором 64.1.1, третьем 65.1.1, четвертом 66.1.1, пятом 67.1.1, шестом 68.1.1, седьмом 69.1.1 и восьмом 70.1.1 регистрах инцидентной дуги.Intermediate 79 block of adders is necessary for the intermediate summation of the intensity values stored in the first 63.1.1, second 64.1.1, third 65.1.1, fourth 66.1.1, fifth 67.1.1, sixth 68.1.1, seventh 69.1.1 and eighth 70.1 .1 incident arc registers.

Итоговый 80 блок сумматоров предназначен для накопления значения интенсивности размещения в полносвязных тороидальных системах.The final 80 block of adders is designed to accumulate the value of the intensity of placement in fully connected toroidal systems.

Элемент 81.1.1 И объединения предназначен для объединения сигналов с первого выхода дешифратора 62 номера столбца и первого выхода дешифратора 61 номера слоя.Element 81.1.1 And combining is designed to combine the signals from the first output of the decoder 62 column numbers and the first output of the decoder 61 layer numbers.

Первый 82.1.1, второй 83.1.1, третий 84.1.1, четвертый 85.1.1, пятый 86.1.1, шестой 87.1.1, седьмой 88.1.1 и восьмой 89.1.1 элемент И необходим для подачи единичного импульса на соответствующие s-входы первого 63.1.1, второго 64.1.1, третьего 65.1.1, четвертого 66.1.1, пятого 67.1.1, шестого 68.1.1, седьмого 69.1.1 и восьмого 70.1.1 регистра инцидентной дуги.The first 82.1.1, the second 83.1.1, the third 84.1.1, the fourth 85.1.1, the fifth 86.1.1, the sixth 87.1.1, the seventh 88.1.1 and the eighth 89.1.1 element And is necessary to supply a single impulse to the corresponding s- the inputs of the first 63.1.1, second 64.1.1, third 65.1.1, fourth 66.1.1, fifth 67.1.1, sixth 68.1.1, seventh 69.1.1 and eighth 70.1.1 of the incident arc register.

Вход 90 установки необходим для установки восьмого 78.1.1 SR-триггера в единичное состояние.Installation input 90 is required to set the eighth 78.1.1 SR trigger to a single state.

Выход 91 единицы служит для выдачи на ВУУ единичного импульса, который свидетельствует о единичном состоянии первого 71.1.1 SR-триггера.The output of 91 units serves to issue a single impulse to the VUU, which indicates the single state of the first 71.1.1 SR-trigger.

Выход 92 переполнения свидетельствует о переполнении счетчика 60 номера слоя, одновременно говорящего о завершении работы устройства.The overflow output 92 indicates an overflow of the counter 60 of the layer number, which simultaneously indicates the completion of the device.

Выход 93 суммы необходим для выдачи на ВУУ минимального значении интенсивности размещения в полносвязных тороидальных системах при двунаправленной передаче информации.The output of 93 sums is necessary for issuing at WUU the minimum value of the intensity of placement in fully connected toroidal systems with bi-directional transmission of information.

Первый 94, второй 95, третий 96, четвертый 97, пятый 98, шестой и седьмой 100 S-входы первого 71.1.1, второго 72.1.1, третьего 73.1.1, четвертого 74.1.1, пятого 75.1.1, шестого 76.1.1 и седьмого 77.1.1 SR-триггеров соответственно необходимы установки их в единичное состояние.The first 94, second 95, third 96, fourth 97, fifth 98, sixth and seventh 100 S-inputs of the first 71.1.1, second 72.1.1, third 73.1.1, fourth 74.1.1, fifth 75.1.1, sixth 76.1. 1 and the seventh 77.1.1 SR-flip-flops, respectively, their installation is in a single state.

Первый 101, второй 102, третий 103, четвертый 104, пятый 105, шестой 106 и седьмой 107 прямые выходы соответствующих второго 72.1.1, третьего 73.1.1, четвертого 74.1.1, пятого 75.1.1, шестого 76.1.1, седьмого 77.1.1 и восьмого 78.1.1 SR-триггеров служат для подачи единичного импульса на ВУУ.The first 101, second 102, third 103, fourth 104, fifth 105, sixth 106 and seventh 107 direct outputs of the corresponding second 72.1.1, third 73.1.1, fourth 74.1.1, fifth 75.1.1, sixth 76.1.1, seventh 77.1 .1 and the eighth 78.1.1 SR-flip-flops are used to supply a single pulse to the WLM.

Матрица 108.i.j (

Figure 00000020
Figure 00000021
) процессоров ТС моделирует процессорные модули многопроцессорной тороидальной системы.Matrix 108.ij (
Figure 00000020
Figure 00000021
 ) processors TS models the processor modules of a multiprocessor toroidal system.

Рассмотрим работу предлагаемого устройства.Consider the operation of the proposed device.

Первоначально в счетчике 60 хранится код единицы («0…01»), а в счетчике 59 – код нуля («0…00»). В следствие этого, на вход дешифратора 61 поступает код единицы, из-за чего на его первом выходе появляется единичный импульс, который по ступает на второй вход элемента 81.1.1 И. В регистрах 63.1.1, 64.1.1, 65.1.1, 66.1.1, 67.1.1, 68.1.1, 69.1.1 и 70.1.1 хранится код значения нуль. Триггеры 71.1.1, 72.1.1, 73.1.1, 74.1.1, 75.1.1, 76.1.1 и 77.1.1 находятся в состоянии единица. Из-за этого, на их прямых выходах присутствует единичный потенциал, а на обратных – нулевой. Триггер 78.1.1 находится в нулевом состоянии, из-за чего на его прямом выходе присутствует нулевой потенциал, а на обратном единичный, который поступает на второй вход элемента 82.1.1 И. В сумматорах 79 и 80 хранятся коды нулей.Initially, a unit code ("0 ... 01") is stored in counter 60, and a zero code ("0 ... 00") is stored in counter 59. As a result of this, a unit code is input to the decoder 61, due to which a single pulse appears at its first output, which arrives at the second input of element 81.1.1 I. In registers 63.1.1, 64.1.1, 65.1.1, 66.1.1, 67.1.1, 68.1.1, 69.1.1 and 70.1.1 the value zero code is stored. Triggers 71.1.1, 72.1.1, 73.1.1, 74.1.1, 75.1.1, 76.1.1 and 77.1.1 are in the unit state. Because of this, at their direct outputs there is a single potential, and at the reverse - zero. Trigger 78.1.1 is in the zero state, because of which there is a zero potential at its direct output, and a unit potential at the reverse, which goes to the second input of element 82.1.1 I. In the adders 79 and 80, zero codes are stored.

Предлагаемое устройство способно решать следующие задачи: размещение невзвешенных графов в линейную топологическую модель, размещение взвешенных графов в линейную и кольцевую модель и оценка степени близости сформированного размещения к оптимальному. Дополнительно предлагаемое устройство позволяет осуществлять поиск минимального значения интенсивности размещения в МС по критерию минимизации интенсивности процессов и данных. The proposed device is capable of solving the following problems: placing unweighted graphs in a linear topological model, placing weighted graphs in a linear and ring model, and assessing the degree of proximity of the generated arrangement to the optimal one. Additionally, the proposed device allows you to search for the minimum value of the intensity of placement in the MS by the criterion of minimizing the intensity of processes and data.

Задача размещения невзвешенных графов с топологической моделью в виде линейки решается в устройстве аналогично прототипу. В данном случае работает только так называемая «верхняя» часть схемы, в которую входит ЭМГ 31, регистры 1 и 2, группа элементов ИЛИ 32.1 – 32.n, группа элементов И 33.1 – 31.m, блок элементов ИЛИ 46, регистр 25, элемент 26 сравнения, одновибратор 41, а также БФП 3, блок 4 постоянной памяти, БЗЛВ 5, коммутатор 6 и АЛУ 7. The task of placing unweighted graphs with a topological model in the form of a ruler is solved in the device similarly to the prototype. In this case, only the so-called “upper” part of the circuit works, which includes EMG 31, registers 1 and 2, group of elements OR 32.1 - 32.n, group of elements AND 33.1 - 31.m, block of elements OR 46, register 25, comparison element 26, one-shot 41, as well as BFP 3, read-only memory unit 4, BZLV 5, switch 6 and ALU 7.

Регистр 1 и регистр 2 последовательно выбирают пары вершин по мере поступления импульсов с входа 57 устройства. Сигналы выбранной пары вершин проходят через два соответствующих элемента группы элементов ИЛИ 32.1 – 32.n и далее формируют единичный сигнал на выходе соответствующего элемента И группы 33.1 – 33.m (допустим элемента 33.l). Единичный сигнал с элемента И 33.l поступает на элемент ИЛИ 40.l (модели 31.l дуги) и, попадая далее на разрешающий вход (oe) регистра 21.l, разрешает тем самым появление данных (веса l-й дуги) на выходе этого регистра. Поскольку размещаемый граф невзвешен, в регистре 21.l содержится либо код «00…01» либо код «00…00» (отсутствие дуги). Будем считать данный код ненулевым. Код «00…01» с выхода регистра 21.l поступает на блок элементов ИЛИ 46 и далее через него – в АЛУ 7. В это же время блок 3 формирования перестановок определяет для выбираемых вершин позиции, а АЛУ 7 вырабатывает команду определения расстояния между позициями, в которые следует поместить выбранные вершины графа. Это расстояние определяется по формуле

Figure 00000022
. Одновременно в АЛУ 7 происходит и накопление суммарной длины связей L. Подсчет суммарной длины связей для текущего варианта размещения завершается, когда на выходе переполнения регистра 2 появляется сигнал переполнения. Одновременно этот же сигнал поступает на БФП 3, подготавливая его к формированию новой перестановки. Register 1 and register 2 sequentially select pairs of vertices as pulses arrive from input 57 of the device. The signals of the selected pair of vertices pass through two corresponding elements of the group of elements OR 32.1 - 32.n and then form a single signal at the output of the corresponding element AND of group 33.1 - 33.m (let's say element 33.l). A single signal from the AND 33.l element is supplied to the OR 40.l element (arc models 31.l) and, getting further to the enable input (oe) of the register 21.l, thereby resolving the appearance of data (the weight of the l-th arc) on output of this register. Since the placed graph is unweighted, register 21.l contains either the code “00 ... 01” or the code “00 ... 00” (no arc). We consider this code to be nonzero. The code "00 ... 01" from the output of the register 21.l goes to the block of OR elements 46 and then through it to the ALU 7. At the same time, the block 3 of the formation of permutations determines the positions for the selected vertices, and ALU 7 generates a command to determine the distance between the positions in which to place the selected vertices of the graph. This distance is determined by the formula
Figure 00000022
 . At the same time, in ALU 7, the accumulation of the total bond length L. occurs. The calculation of the total bond length for the current placement option is completed when an overflow signal appears at the output of the register 2 overflow. At the same time, the same signal arrives at BFP 3, preparing it for the formation of a new permutation.

Перестановки формируются в пространственно-временной форме, то есть в каждый тактовый момент времени единичный сигнал инициируется только на одном (q-м) выходе БФП 3, а их последовательность задает соответствующую перестановку. Например, перестановка (3 1 2) означает, что первый тактовый импульс появляется на втором выходе БФП, второй – на третьем, третий – на первом. В соответствии с этим из блока 4 постоянной памяти (в блок 4 постоянной памяти заносятся двоичные коды номеров позиций) через коммутатор 6 в АЛУ 7 будут последовательно списываться коды второй позиции, третьей и первой. Это, в свою очередь, означает, что первая вершина помещается во вторую позицию, вторая в третью и третья в первую. Лучший вариант размещения переписывается в блок 5 и соответствующее ему значение длины связей L – в регистр 25. Появление сигнала на сигнализирующем выходе БФП 3 свидетельствует о том, что все перестановки сформированы, а лучший вариант размещения зафиксирован в БЗЛВ 5. The permutations are formed in the spatiotemporal form, that is, at each clock moment, a single signal is initiated only at one (qth) output of the BFP 3, and their sequence determines the corresponding permutation. For example, a permutation (3 1 2) means that the first clock pulse appears at the second output of the BFP, the second at the third, the third at the first. In accordance with this, from the unit 4 of the permanent memory (into the unit 4 of the permanent memory, binary codes of the position numbers are entered) through the switch 6, the codes of the second position, third and first will be sequentially written off to ALU 7. This, in turn, means that the first vertex is placed in the second position, the second in the third and the third in the first. The best placement option is written in block 5 and the corresponding value of the bond length L is registered in register 25. The appearance of a signal at the signaling output of the BFP 3 indicates that all permutations are formed, and the best placement option is fixed in BZLV 5.

Задача размещения взвешенных и невзвешенных графов в линейной и/или кольцевой топологических моделях, а также задача оценки степени близости сформированного размещения к оптимальному решается так как в прототипе и поэтому здесь не рассматривается. The problem of placing weighted and unweighted graphs in linear and / or ring topological models, as well as the problem of assessing the degree of closeness of the formed arrangement to the optimal one, is solved as in the prototype and therefore is not considered here.

Задача оценки степени близости сформированного размещения к оптимальному решается следующим образом (в данном случае работает только «нижняя» часть схемы, включающая дешифраторы 8 и 28, элемент 17 сравнения, счетчики 27, 9, 11, 12 и 13, блок 10 оперативной памяти, регистры 16, 25, 29 и 30, триггеры 19, 23 и 24, умножитель 14, сумматор 15, вычитатель 18, блок элементов ИЛИ 36, элементы И 34, 35 и 37, элементы 43, 44 и 45 задержки и одновибратор 42).The task of assessing the degree of closeness of the formed arrangement to the optimal is solved as follows (in this case, only the "lower" part of the circuit works, including decoders 8 and 28, comparison element 17, counters 27, 9, 11, 12 and 13, block 10 of RAM, registers 16, 25, 29 and 30, triggers 19, 23 and 24, multiplier 14, adder 15, subtractor 18, block of OR elements 36, AND elements 34, 35 and 37, delay elements 43, 44 and 45 and single-shot 42).

При появлении единичного сигнала на сигнализирующем выходе БФП 3 триггер 19 устанавливается в единицу. Единичный сигнал с прямого выхода триггера 19 поступает на вторые входы элемента И 34 и элемента И 35. Так как триггер 23 режима находится в нулевом состоянии, элемент 35 по-прежнему остается закрытым, а элемент 34 открывается для прохождения тактовых импульсов.When a single signal appears on the signaling output of the BFP 3, trigger 19 is set to unity. A single signal from the direct output of the trigger 19 is supplied to the second inputs of the And 34 element and the And 35 element. Since the mode trigger 23 is in the zero state, the element 35 remains closed and the element 34 is opened for the passage of clock pulses.

Первый тактовый импульс проходит через элемент И 34, откуда этот импульс поступает на счетный вход счетчика 27 и передним фронтом устанавливает его в значение «00…01». Код с выхода счетчика 27 поступает на вход данных регистра 29 и на вход дешифратора 8, инициируя появление единицы на его первом выходе. Эта единица поступает на второй вход элемента И 39.1 (модели 31.1). Если на первом входе элемента 39.1 присутствует единица (триггер 20.1 находится в единичном состоянии), то на выходе элемента 39.1 появляется единичный сигнал выбора дуги. С выхода элемента И 39.1 этот сигнал проходит через элемент ИЛИ 40.1, поступает на разрешающий вход регистра 21.1 и открывает его выход. В результате вес дуги с регистра 21.1 проходит через блок элементов ИЛИ 36, откуда попадает на первый вход элемента 17 сравнения, на втором входе которого присутствует код из регистра 30 (первоначально «11…1»). Если код с блока элементов ИЛИ 36 (вес выбранной дуги) меньше уже имеющегося в регистре 30, на выходе элемента 17 образуется единичный сигнал. Этот единичный сигнал поступает на первый вход элемента И 37 и обеспечивает прохождение тактового импульса с элемента И 34, задержанного на элементе 44 задержки. Импульс с элемента И 37 поступает на синхровходы регистра 29 и регистра 30 и по переднему фронту записывает в них значение с выхода счетчика 27 (номер текущей дуги) и код веса выбранной дуги с блока 36 (как минимальный на данный момент) соответственно. В случае присутствия на выходе элемента 17 нуля, элемент И 37 заблокирован и поэтому импульс с элемента 44 задержки не поступает на синхровходы регистров 29 и 30.The first clock pulse passes through the And 34 element, from where this pulse arrives at the counting input of the counter 27 and sets the value “00 ... 01” with a rising edge. The code from the output of the counter 27 goes to the input of the register data 29 and to the input of the decoder 8, initiating the appearance of a unit at its first output. This unit goes to the second input of the And 39.1 element (models 31.1). If one is present at the first input of element 39.1 (trigger 20.1 is in a single state), then at the output of element 39.1 a single signal for selecting an arc appears. From the output of the AND 39.1 element, this signal passes through the OR 40.1 element, goes to the enable input of the register 21.1, and opens its output. As a result, the weight of the arc from register 21.1 passes through the block of OR elements 36, from where it enters the first input of the comparison element 17, at the second input of which there is a code from register 30 (initially “11 ... 1”). If the code from the block of elements OR 36 (weight of the selected arc) is less than that already existing in the register 30, a single signal is generated at the output of element 17. This single signal is supplied to the first input of the And 37 element and ensures the passage of a clock pulse from the And 34 element delayed by the delay element 44. The pulse from the And 37 element is supplied to the sync inputs of the register 29 and the register 30 and records the value from the output of the counter 27 (current arc number) and the weight code of the selected arc from block 36 (as the minimum at the moment), respectively, on the rising edge. If there is zero at the output of element 17, the AND element 37 is blocked and therefore the pulse from the delay element 44 does not arrive at the clock inputs of the registers 29 and 30.

Очередной тактовый импульс аналогично проходит через элемент И 34, снова попадает на счетный вход счетчика 27 и увеличивает значение этого счетчика до «00…010». С выхода счетчика 27 код снова попадает на дешифратор 8, чем вызывает появление единицы на его втором выходе. Эта единица аналогично поступает в модель 31.2 взвешенной дуги, и со второго выхода веса дуги модели 31 на блок элементов ИЛИ 36 поступает код веса второй дуги. Если такая дуга существует, то соответствующий ей код попадает на первый вход элемента 17 сравнения, на второй вход которого поступает с регистра 30 вес, записанный на предыдущих шагах. Если новый вес меньше предыдущего, то единичный сигнал, свидетельствующий об этом, поступает на первый вход элемента И 37 и пропускает через него импульс с элемента 44 задержки. С выхода элемента И 37 импульс снова попадает на синхровходы регистров 29 и 30 и по переднему входу записывает в регистр 30 новый вес дуги (вес второй дуги), а в регистр 29 значение счетчика 27 как номер дуги с наименьшим на данный момент весом.The next clock pulse likewise passes through the And 34 element, again enters the counting input of the counter 27 and increases the value of this counter to "00 ... 010". From the output of the counter 27, the code again falls on the decoder 8, which causes a unit to appear on its second output. This unit likewise enters the weighted arc model 31.2, and from the second output of the arc weight of model 31, the weight code of the second arc is sent to the block of elements OR 36. If such an arc exists, then the corresponding code falls on the first input of the comparison element 17, the second input of which comes from register 30, the weight recorded in the previous steps. If the new weight is less than the previous one, then a single signal indicating this is supplied to the first input of the And 37 element and passes through it a pulse from the delay element 44. From the output of the And 37 element, the pulse again goes to the sync inputs of the registers 29 and 30 and writes the new arc weight (the weight of the second arc) to the register 30 on the front input, and in the register 29 the value of the counter 27 as the number of the arc with the least weight at the moment.

Так происходит до тех пор, пока на выходе переполнения счетчика 27 не появится сигнал (импульс) переполнения, сигнализирующий о том, что все дуги просмотрены и наименьший вес содержится в регистре 30, а номер соответствующей дуги – в регистре 29. При этом счетчик 27 сбрасывается в нулевое состояние, а сигнал переполнения одновременно поступает на вход записи блока 10 оперативной памяти на элемент 43 задержки и первый счетный вход счетчика 9. По заднему фронту сигнала переполнения счетчик 9 увеличивает свое значение до «00…01». В результате в блок 10 оперативной памяти по адресу «00…01» заносится минимальный вес дуги с регистра 30. Сигнал переполнения от счетчика 27 одновременно поступает на разрешающий вход дешифратора 28, обеспечивая выбор его выхода в зависимости от кода, подаваемого с выхода регистра 29. Сигнал с выбранного выхода дешифратора 28 (например, l-го) поступает на вход сброса триггера 20.l модели 31.l, устанавливая его в нулевое состояние (обеспечивается блокировка l-й дуги для следующих циклов работы устройства). К тому времени, когда минимальный вес дуги уже записан в блок 10 оперативной памяти, сигнал переполнения с выхода элемента 43 задержки поступает на входы установки (S) регистров 29 и 30 и устанавливает эти регистры в исходное состояние «11…1». Текущий цикл работы устройства завершается.This happens until an overflow signal (impulse) appears on the overflow output of counter 27, signaling that all arcs are scanned and the smallest weight is in register 30, and the corresponding arc number is in register 29. In this case, counter 27 is reset to the zero state, and the overflow signal is simultaneously fed to the recording input of the RAM block 10 to the delay element 43 and the first counting input of the counter 9. At the trailing edge of the overflow signal, the counter 9 increases its value to “00 ... 01”. As a result, the minimum weight of the arc from register 30 is entered into the RAM block 10 at the address “00 ... 01”. The overflow signal from the counter 27 is simultaneously fed to the enable input of the decoder 28, providing a choice of its output depending on the code supplied from the output of the register 29. The signal from the selected output of the decoder 28 (for example, the l-th) is fed to the reset input of the trigger 20.l of model 31.l, setting it to zero (blocking of the l-th arc for the next cycles of the device is provided). By the time the minimum weight of the arc is already recorded in the block 10 of RAM, the overflow signal from the output of the delay element 43 goes to the installation inputs (S) of the registers 29 and 30 and sets these registers to the initial state "11 ... 1". The current cycle of the device ends.

Следующий импульс, проходящий через элемент И 34, заставляет устройство снова работать по вышеописанному алгоритму. В регистре 30 сохраняется наименьший вес дуги без учета заблокированных в предыдущих циклах дуг. При выборе дешифратором 8 незаблокированной дуги устройство работает так, как описано выше. Когда дешифратор 8 выбирает уже заблокированную дугу, сигнал с выхода дешифратора 8 не проходит через элемент И 39.l (на прямом выходе триггера 20.l присутствует ноль). В то же время сигнал с прямого выхода триггера 20.l поступает на разрешающий вход регистра 22.l. В результате нулевой код (записанный в этот регистр с входа 55.l) с выхода регистра 22.l поступает через блок элементов ИЛИ 36 на первый вход элемента 17 сравнения и, будучи заведомо меньше любого другого кода, находящегося в регистре 30, обеспечивает нулевой сигнал на выходе элемента 17 и блокировку элемента 37.The next pulse passing through the element And 34, makes the device work again according to the above algorithm. In register 30, the smallest weight of the arc is stored without considering the arcs blocked in previous cycles. When the decoder 8 selects an unblocked arc, the device operates as described above. When the decoder 8 selects an already blocked arc, the signal from the output of the decoder 8 does not pass through the AND 39.l element (there is a zero on the direct output of the trigger 20.l). At the same time, the signal from the direct output of the trigger 20.l goes to the enable input of the register 22.l. As a result, the zero code (written to this register from the input 55.l) from the output of the register 22.l enters through the block of elements OR 36 to the first input of the comparison element 17 and, being obviously smaller than any other code in the register 30, provides a zero signal at the output of element 17 and blocking element 37.

При повторном появлении сигнала переполнения на счетчике 27 происходит увеличение значения счетчика 9 до кода «00…010». Сигнал переполнения поступает на вход записи блока 10 оперативной памяти и записывает туда по адресу «00…010» код веса дуги с выхода регистра 30 из счетчика 9. Таким образом, происходит последовательная запись в блок 10 оперативной памяти весов дуг графа G по возрастанию соответствующих значений. Так происходит до тех пор, пока счетчик 9 не выдаст сигнал переполнения. Этот сигнал поступает на установочный S-вход вход триггера 23, устанавливает его в единицу и тем самым разрешает прохождение тактовых импульсов через элемент И 35, запрещая их прохождение через элемент И 34. Сам счетчик 9 реверсивно переводится из суммирующего в вычитающий. С этого момента начинается поиск нижней оценки размещения в матричных системах при направленной передаче информации. Задача подсчета минимально возможной длины L* решается так же, как в прототипе и поэтому здесь не рассматривается.When the overflow signal reappears on counter 27, the counter 9 increases to the code “00 ... 010”. The overflow signal is fed to the recording input of the block 10 of the RAM and writes the code of the arc weight from the output of the register 30 from the counter 9 to the address “00 ... 010”. Thus, the block weights of the arcs of the graph G are sequentially written to the block 10 of the RAM in ascending order of the corresponding values . This happens until the counter 9 generates an overflow signal. This signal is supplied to the installation S-input of the trigger 23, sets it to unity and thereby allows the passage of clock pulses through the And 35 element, prohibiting their passage through the And 34 element. The counter 9 itself is reversed from summing to subtracting. From this moment, the search begins for a lower estimate of placement in matrix systems with directional information transfer. The task of calculating the minimum possible length L * is solved in the same way as in the prototype and therefore is not considered here.

Задача поиска минимального значения интенсивности размещения в полносвязных матричных системах при двунаправленной передаче информации в предлагаемом устройстве реализуется следующим образом.The task of finding the minimum value of the intensity of placement in fully connected matrix systems with bidirectional information transfer in the proposed device is implemented as follows.

Первоначально аналогично описанному выше принципу «отрабатывает» верхняя часть схемы так, чтобы в блоке 10 оперативной памяти содержались дуги графа G, расположенные в порядке возрастания своих значений интенсивностей. В первую очередь необходимо назначать дуги с наибольшими значениями весов. Следовательно, при выборе из блока 10 оперативной памяти первой выбранной дугой будет дуга с наибольшим значением веса, а последней – с наименьшим.Initially, similar to the principle described above, the “upper part” of the circuit is “worked out” so that in block 10 of the main memory there are arcs of graph G arranged in increasing order of their intensity values. First of all, it is necessary to assign arcs with the highest values of weights. Therefore, when choosing from block 10 of RAM, the first selected arc will be the arc with the highest weight value, and the last with the smallest.

Очередной тактовый импульс с входа 57 поступает на счетный вход счетчика и по переднему фронту увеличивает его содержимое на единицу до кода один («0…01»). Этот код подается на вход дешифратора 62, поэтому на его первом выходе появляется единичный импульс, который поступает на первый выход элемента 81.1.1 И, на втором входе которого присутствует единичный импульс с первого выхода дешифратора 61. Из-за присутствия двух единиц на входах элемента 81.1.1 И на его выходе появляется единичный сигнал, который поступает на первые входы элементов 82.1.1, 83.1.1, 84.1.1, 85.1.1, 86.1.1, 87.1.1, 88.1.1, 89.1.1 И. Так как на втором входе элемента 82.1.1 И присутствует единица с обратного выхода SR-триггера 78.1.1, то на выходе элемента 82.1.1 И появляется единый импульс, который поступает на s-вход регистра 63.1.1, разрешая тем самым в него запись. Поэтому на D-вход регистра 63.1.1 поступает код с выхода блока 10 оперативной памяти, сохраняясь в нем. Записанный код поступает на первый вход сумматора 79. После записи в регистр 63.1.1 кода, на ое-выходе регистра появляется единичный импульс, который поступает на R-вход триггера 71.1.1, устанавливая его в нулевое состояние. Таким образом на его прямом выходе появляется ноль, а на обратном – единица, которая поступает на первый вход элемента 83.1.1 и на инверсный e-вход регистра 63.1.1, запрещая его работу. The next clock pulse from input 57 enters the counting input of the counter and on the rising edge increases its contents by one to code one ("0 ... 01"). This code is fed to the input of the decoder 62, so a single pulse appears at its first output, which is fed to the first output of the element 81.1.1 And, at the second input of which there is a single pulse from the first output of the decoder 61. Due to the presence of two units at the inputs of the element 81.1.1 And at its output a single signal appears, which is fed to the first inputs of the elements 82.1.1, 83.1.1, 84.1.1, 85.1.1, 86.1.1, 87.1.1, 88.1.1, 89.1.1 I. Since at the second input of the element 82.1.1 And there is a unit from the return output of the SR trigger 78.1.1, then at the output of the element 82.1.1 And appears there is a single pulse, which is fed to the s-input of the register 63.1.1, thereby allowing writing to it. Therefore, the D-input of the register 63.1.1 receives the code from the output of the block 10 of RAM, being stored in it. The recorded code goes to the first input of the adder 79. After writing the code to the register 63.1.1, a single pulse appears at the register output, which goes to the R-input of the trigger 71.1.1, setting it to the zero state. Thus, a zero appears on its direct output, and a unit appears on the reverse, which goes to the first input of element 83.1.1 and to the inverse e-input of register 63.1.1, prohibiting its operation.

Таким образом, из-за присутствия единиц на входах элемента 83.1.1 И, на его выходе появляется единичный импульс, который подается на s-вход дешифратора 64.1.1, разрешая запись в него кодов. Таким образом, на его D-вход поступает очередное значение с выхода блока 10 оперативной памяти, которое сохраняется в регистре 64.1.1. На его ое-выходе появляется единичный импульс, который подается на R-вход триггера 72.1.1, устанавливая его в нулевое состояние. Из-за этого на его обратном выходе появляется единичный импульс, который поступает на первый вход элемента 84.1.1 И и на инверсный е-вход регистра 64.1.1, запрещая его работу. Thus, due to the presence of units at the inputs of element 83.1.1 AND, a single pulse appears at its output, which is fed to the s-input of decoder 64.1.1, allowing codes to be written into it. Thus, the next value from the output of the RAM block 10, which is stored in the register 64.1.1, is received at its D-input. A single pulse appears at its ouput output, which is fed to the R-input of trigger 72.1.1, setting it to the zero state. Because of this, a single pulse appears at its return output, which arrives at the first input of element 84.1.1 And and at the inverse e-input of register 64.1.1, prohibiting its operation.

Так продолжается до тех пор, пока на инверсном е-входе регистра 70.1.1 не появится единичный импульс, который запрещает работу регистра 70.1.1. К этому времени на входах сумматора 79 уже поступили значения интенсивности с выходов регистров 63.1.1, 64.1.1, 65.1.1, 66.1.1, 67.1.1, 68.1.1, 69.1.1 и 70.1.1. Вследствие этого промежуточная сумма с выхода сумматора 79 подается на третий вход сумматора 80.This continues until a single pulse appears on the inverse e-input of register 70.1.1, which prohibits the operation of register 70.1.1. By this time, the inputs of the adder 79 already received the intensity values from the outputs of the registers 63.1.1, 64.1.1, 65.1.1, 66.1.1, 67.1.1, 68.1.1, 69.1.1 and 70.1.1. As a result, the subtotal from the output of the adder 79 is fed to the third input of the adder 80.

В это время с входа 57 поступает новый тактовый импульс, который подается на счетный вход счетчика 59 и по переднему фронту увеличивает его содержимое на единицу до кода двойки («0…010»). Этот код подается на вход дешифратора 62 и на его втором выходе появляется единичный импульс. Этот импульс поступает на вход блока 108.1.2 матрицы 108.i.j (

Figure 00000020
Figure 00000021
) процессоров МС. Далее процесс моделирования размещения протекает аналогично блоку 108.1.1. Так продолжается до тех пор, пока на выходе переполнения счетчика 59 не появится единичный импульс, который сообщает о его переполнении. В результате единичный импульс подается на счетный вход счетчика 60, который пол переднему фронту увеличивает его содержимое на единицу до кода двойки («0….010»), то есть выбирается второй слой МС. Код числа два поступает на вход дешифратора 61. В результате на его втором выходе появляется единичный импульс, который поступает на вход блоков 108.2.1, 108.2.2, …, 108.2.n. Далее процесс планирования размещения протекает аналогично.At this time, a new clock pulse arrives from input 57, which is fed to the counter input of counter 59 and increases its content by one to a two-digit code ("0 ... 010") on the rising edge. This code is supplied to the input of the decoder 62 and a single pulse appears at its second output. This pulse is fed to the input of block 108.1.2 of the matrix 108.ij (
Figure 00000020
Figure 00000021
 ) MS processors. Next, the process of modeling the placement proceeds similarly to block 108.1.1. This continues until a single impulse appears at the output of the counter overflow 59, which reports an overflow. As a result, a single pulse is applied to the counting input of the counter 60, which increases the content of the floor to the leading edge by one to a two code ("0 ... .010"), that is, the second MS layer is selected. The code of the number two goes to the input of the decoder 61. As a result, a single pulse appears on its second output, which goes to the input of the blocks 108.2.1, 108.2.2, ..., 108.2.n. Further, the process of planning the placement proceeds similarly.

Так продолжается до тех пор, пока на выходе переполнения счетчика 60 не появится единичный импульс, что свидетельствует о его переполнении. Одновременно этот сигнал сообщает завершении работы схемы. В то же время в сумматоре 80 уже хранится суммарное значение интенсивности размещения, которое подается на вход 93 и далее на ВУУ для принятия решения о необходимости дальнейших действий.This continues until a single impulse appears at the output of the counter overflow 60, which indicates its overflow. At the same time, this signal indicates the completion of the circuit. At the same time, in the adder 80, the total value of the placement intensity is already stored, which is fed to the input 93 and then to the WUU to decide on the need for further action.

Таким образом, предлагаемое устройство для поиска минимального значения интенсивности размещения в полносвязных тороидальных системах при двунаправленной передаче информации обеспечивает возможность оценки текущего варианта размещения как по критериям суммарной длины ребер и максимальной длины ребра, так и по предложенному критерию минимизации интенсивности процессов и данных. Тем самым обеспечивается расширение функциональных возможностей устройства и, следовательно, области его целесообразного применения.Thus, the proposed device for finding the minimum value of the placement intensity in fully connected toroidal systems with bi-directional transmission of information provides an opportunity to evaluate the current placement option according to the criteria for the total length of the ribs and the maximum length of the ribs, and according to the proposed criterion of minimizing the intensity of processes and data. This ensures the expansion of the functionality of the device and, therefore, the field of its appropriate application.

Claims (2)

1. Устройство для поиска минимального значения интенсивности размещения в полносвязных матричных системах при двунаправленной передаче информации, содержащее матрицу из m строк и n столбцов элементов однородной среды, n блоков подсчета единиц, блок нахождения максимума, сумматор, блок памяти, причем входы управления перестановкой столбцов матрицы элементов однородной среды соединены с входом управления перестановкой столбцов устройства, входы управления перестановкой строк матрицы элементов однородной среды соединены с входом управления перестановкой строк устройства, входы установки матрицы элементов однородной среды соединены с входом установки устройства, информационные входы матрицы элементов однородной среды соединены с входом записи устройства, индикаторные выходы элементов j-го столбца (j = 1,2, …, n) матрицы элементов однородной среды соединены с входом j-го блока подсчета единиц, выход которого соединен с j-м входом блока нахождения максимума и j-м входом сумматора, выходы которых соединены с выходом максимальной длины ребра устройства и выходом суммарной длины ребер устройства соответственно, вход управления записью блока памяти соединен с входом управления записью устройства, информационные выходы элементов i-й строки (i = 1,2, …, m) матрицы элементов однородной среды соединены с i-м информационным входом блока памяти, выход которого соединен с информационным выходом устройства, отличающееся тем, что в него дополнительно введен блок минимального значения, содержащий дополнительно введенный блок минимального значения, содержащий счетчик столбцов, счетчик номера слоя, дешифратор номера, дешифратор номера столбца, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой регистр инцидентной дуги, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой SR-триггер, промежуточный блок сумматоров, итоговый блок сумматоров, элемент И объединения, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой элемент И, отличающийся тем, что тактовый вход устройства соединен со счетным входом счетчика столбцов, выход которого подключен ко входу дешифратора номера столбца, выход переполнения счетчика столбцов подсоединен к счетному входу счетчика номера слоя, выход которого соединен с входом дешифратора номера слоя, выход переполнения счетчика номера слоя подключен к выходу переполнения, выходы с первого по m-й дешифратора номера слоя подсоединены к соответствующим вторым входам из i.j (
Figure 00000023
Figure 00000024
) элементов объединения, выходы с первого по n-й дешифратора номера столбца соединены с соответствующими первыми входами из i.j (
Figure 00000023
Figure 00000024
) элементов объединения, выход которого подключен к соответствующим вторым входам элементов первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого элементов И соответственно, выходы которых соединены с соответствующими s-входами первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого регистров инцидентной дуги, обратные е-входы которых подключены к соответствующим обратным выходам первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого SR-триггеров, а также к соответствующим первым входам первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого элемента И, D-входы первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого регистра инцидентной дуги соединены с соответствующим выходом блока оперативной памяти, выход первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого регистров инцидентной дуги подключены к соответствующим входам промежуточного сумматора, выход которого подсоединен к соответствующим входам итогового блока сумматоров, выход которого соединен с выходом суммы устройства, R-вход восьмого SR-триггера подключен к ое-выходу восьмого регистра инцидентной дуги, ое–выходы первого, второго, третьего, четвертого, пятого, шестого и седьмого регистра инцидентной дуги соединены с соответствующими R-входами первого, второго, третьего, четвертого, пятого, шестого и седьмого SR-триггеров, прямой выход первого SR-триггера подсоединен к выходу единицы устройства, прямые выходы второго, третьего, четвертого, пятого, шестого, седьмого и восьмого SR-триггеров соединены с соответствующими выходами устройства.1. A device for finding the minimum value of the intensity of placement in fully connected matrix systems for bi-directional transmission of information, containing a matrix of m rows and n columns of elements of a homogeneous environment, n units of counting units, a maximum finding unit, an adder, a memory unit, and the inputs of the matrix column permutation control inputs elements of a homogeneous medium are connected to the input of the control column permutation of the device, inputs to control the permutation of rows of the matrix of elements of a homogeneous medium are connected to the input by rearranging the lines of the device, the inputs of the installation of the matrix of elements of a homogeneous medium are connected to the input of the installation of the device, the information inputs of the matrix of elements of a homogeneous medium are connected to the input of the recording device, the indicator outputs of the elements of the jth column (j = 1,2, ..., n) of the matrix of elements of a homogeneous media are connected to the input of the j-th unit counting unit, the output of which is connected to the j-th input of the maximum block and the j-th adder input, the outputs of which are connected to the output of the maximum length of the device edge and the output of the total length s ribs of the device, respectively, the input for recording control of the memory block is connected to the input for controlling the recording of the device, information outputs of elements of the i-th row (i = 1,2, ..., m) of the matrix of elements of a homogeneous medium are connected to the i-th information input of the memory block, output which is connected to the information output of the device, characterized in that it additionally includes a minimum value block containing an additionally entered minimum value block containing a column counter, layer number counter, number decoder, decoder torus of column number, first, second, third, fourth, fifth, sixth, seventh and eighth register of the incident arc, first, second, third, fourth, fifth, sixth, seventh and eighth SR-trigger, intermediate adder block, total adder block, element AND associations, the first, second, third, fourth, fifth, sixth, seventh and eighth element And, characterized in that the clock input of the device is connected to the counting input of the column counter, the output of which is connected to the input of the decoder of the column number, the output of the column counter overflow sub it is single to the counting input of the layer number counter, the output of which is connected to the input of the layer number decoder, the overflow output of the layer number counter is connected to the overflow output, the outputs from the first to the mth layer number decoder are connected to the corresponding second inputs from ij (
Figure 00000023
Figure 00000024
 ) elements of the union, the outputs from the first to the nth decoder of the column number are connected to the corresponding first inputs from ij (
Figure 00000023
Figure 00000024
 ) elements of the union, the output of which is connected to the corresponding second inputs of the elements of the first, second, third, fourth, fifth, sixth, seventh and eighth elements And, respectively, the outputs of which are connected to the corresponding s-inputs of the first, second, third, fourth, fifth, sixth , the seventh and eighth registers of the incident arc, the reverse e-inputs of which are connected to the corresponding reverse outputs of the first, second, third, fourth, fifth, sixth, seventh and eighth SR-triggers, as well as to the corresponding ne the first inputs of the first, second, third, fourth, fifth, sixth, seventh and eighth elements And, D-inputs of the first, second, third, fourth, fifth, sixth, seventh and eighth registers of the incident arc are connected to the corresponding output of the RAM block, output the first, second, third, fourth, fifth, sixth, seventh and eighth registers of the incident arc are connected to the corresponding inputs of the intermediate adder, the output of which is connected to the corresponding inputs of the final block of adders, the output of which din with the output of the sum of the device, the R-input of the eighth SR-trigger is connected to the e-output of the eighth register of the incident arc, the e-outputs of the first, second, third, fourth, fifth, sixth and seventh register of the incident arc are connected to the corresponding R-inputs of the first, the second, third, fourth, fifth, sixth and seventh SR flip-flops, the direct output of the first SR-flip-flop is connected to the output of a unit of equipment, the direct outputs of the second, third, fourth, fifth, sixth, seventh and eighth SR-flip-flops are connected to the corresponding outputs device. 2. Устройство по п.1, отличающееся тем, что электронная модель графа содержит m электронных моделей дуги, причем l-я электронная модель дуги (l = 1, 2, …, m) содержит триггер блокировки дуги, регистр веса дуги, регистр блокировки дуги, первый элемент И, второй элемент И, элемент ИЛИ, причем входы первого элемента И соединены с соответствующими входами задания графа устройства, выход первого элемента И соединен с синхровходом регистра веса дуги и с установочным входом триггера блокировки дуги, вход сброса которого соединен с l-м входом блокировки дуги электронной модели графа, вход данных регистра веса дуги соединен с l-м входом веса дуги устройства, первый вход элемента ИЛИ соединен с l-м управляющим входом электронной модели графа, а второй вход элемента ИЛИ соединен с выходом второго элемента И, первый вход которого соединен с прямым выходом триггера блокировки дуги и с разрешающим входом регистра блокировки дуги, второй вход второго элемента И соединен с l-м входом выбора дуги электронной модели графа, вход сброса регистра блокировки дуги соединен с l-м входом сброса устройства, выход регистра блокировки дуги соединен с l-м выходом веса дуги электронной модели графа, который также соединен с выходом регистра веса дуги, выход элемента ИЛИ подключен к разрешающему входу регистра веса дуги. 2. The device according to claim 1, characterized in that the electronic model of the graph contains m electronic models of the arc, the l-th electronic model of the arc (l = 1, 2, ..., m) contains an arc lock trigger, an arc weight register, a lock register arcs, the first element AND, the second element AND, the OR element, and the inputs of the first element AND are connected to the corresponding inputs of the job graph of the device, the output of the first element And is connected to the sync input of the arc weight register and to the installation input of the arc lock trigger, the reset input of which is connected to l arc lock input and the graph’s electronic model, the input of the arc weight register data is connected to the l-th input of the device’s arc weight, the first input of the OR element is connected to the l-th control input of the graph’s electronic model, and the second input of the OR element is connected to the output of the second AND element, the first input of which connected to the direct output of the arc lock trigger and with the enable input of the arc lock register, the second input of the second element And connected to the l-th input of the choice of the arc of the electronic model of the graph, the reset input of the arc lock register is connected to the l-th input of the device reset, exit q the arc lock register is connected to the l-th output of the arc weight of the electronic model of the graph, which is also connected to the output of the arc weight register, the output of the OR element is connected to the enable input of the arc weight register.
RU2016141404A 2016-10-21 2016-10-21 Device for searching minimum value of placement intensity in complete matrix systems with bidirectional transmission of information RU2634198C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2016141404A RU2634198C1 (en) 2016-10-21 2016-10-21 Device for searching minimum value of placement intensity in complete matrix systems with bidirectional transmission of information

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2016141404A RU2634198C1 (en) 2016-10-21 2016-10-21 Device for searching minimum value of placement intensity in complete matrix systems with bidirectional transmission of information

Publications (1)

Publication Number Publication Date
RU2634198C1 true RU2634198C1 (en) 2017-10-24

Family

ID=60154011

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016141404A RU2634198C1 (en) 2016-10-21 2016-10-21 Device for searching minimum value of placement intensity in complete matrix systems with bidirectional transmission of information

Country Status (1)

Country Link
RU (1) RU2634198C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2791419C1 (en) * 2022-03-18 2023-03-07 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Search device for degree of placement optimality in cluster multiprocessor systems

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5634113A (en) * 1994-12-13 1997-05-27 Unisys Corporation Method for generating a preferred processing order and for detecting cycles in a directed graph used to represent system component connectivity
RU2193796C2 (en) * 2001-01-29 2002-11-27 Курский государственный технический университет Device for generating sub-optimal disposition and its assessment
RU158124U1 (en) * 2015-07-27 2015-12-20 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗ ГУ) DEVICE FOR DETERMINING THE POSSIBILITY OF PARALLEL PERFORMANCE OF ITERATIONS OF THE CYCLE
RU165007U1 (en) * 2015-07-27 2016-09-27 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗ ГУ) DEVICE FOR ELIMINATING OVERCALCULATIONS

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5634113A (en) * 1994-12-13 1997-05-27 Unisys Corporation Method for generating a preferred processing order and for detecting cycles in a directed graph used to represent system component connectivity
RU2193796C2 (en) * 2001-01-29 2002-11-27 Курский государственный технический университет Device for generating sub-optimal disposition and its assessment
RU158124U1 (en) * 2015-07-27 2015-12-20 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗ ГУ) DEVICE FOR DETERMINING THE POSSIBILITY OF PARALLEL PERFORMANCE OF ITERATIONS OF THE CYCLE
RU165007U1 (en) * 2015-07-27 2016-09-27 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗ ГУ) DEVICE FOR ELIMINATING OVERCALCULATIONS

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2791419C1 (en) * 2022-03-18 2023-03-07 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Search device for degree of placement optimality in cluster multiprocessor systems

Similar Documents

Publication Publication Date Title
RU2193796C2 (en) Device for generating sub-optimal disposition and its assessment
Narahari et al. Performance analysis of scheduling policies in re-entrant manufacturing systems
Muppala et al. Composite performance and availability analysis using a hierarchy of stochastic reward nets
CN114925273B (en) User behavior prediction method based on big data analysis and AI prediction analysis system
RU2452005C2 (en) Location lower-bound estimate search device in matrix systems during directional transmission of information
Singh et al. Statistical decision assistance for determining energy-efficient options in building design under uncertainty
CN105787136A (en) Data mining method and data mining device
RU2628329C1 (en) Device for searching for minimum value of insensitivity of placement in toroidal systems with directed information transmission
RU2634198C1 (en) Device for searching minimum value of placement intensity in complete matrix systems with bidirectional transmission of information
Jafri et al. Silago-cog: Coarse-grained grid-based design for near tape-out power estimation accuracy at high level
RU2688236C1 (en) Device for counting minimum intensity of placement in multiprocessor cubic cyclic systems in unidirectional transmission of information
RU2723288C1 (en) Device for estimating the degree of optimality of arrangement in multiprocessor cubic cyclic systems with directional information transmission
RU2718166C1 (en) Device for estimating degree of optimality of arrangement in multiprocessing hypercubic cyclic systems
RU2447485C2 (en) Device to search lower location score in matrix systems during bidirectional information transfer
RU2727555C2 (en) Device for estimating the degree of optimality of arrangement in multiprocessor cubic cyclic systems with directional information transmission
RU2470357C2 (en) Location lower-bound estimate search device in fully connected matrix systems during one-way data transfer
Leung et al. Real-time DKS on a single chip
Kurdahi et al. Linking register-transfer and physical levels of design
RU2451334C1 (en) Apparatus for estimating loading efficiency in systems with tree-like topology during directed information transmission
RU2783489C1 (en) Apparatus for finding the minimum value of placement intensity in multiprocessor hypercubic systems with directed information transmission
RU165007U1 (en) DEVICE FOR ELIMINATING OVERCALCULATIONS
RU2769967C1 (en) Device for searching for a lower estimate of placement in hybrid multiprocessor systems with directional information transmission
RU2460126C1 (en) Apparatus for analysing channel overlapping when deploying parallel subprograms in multiprocessor systems
RU2798392C1 (en) Device for identifying the optimal placement in cluster multiprocessor systems with directed information transfer
Meshkinpour et al. A functional language for description and design of digital systems: sequential constructs

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20181022