RU2595486C1

RU2595486C1 - APPARATUS FOR CALCULATING arctg(y/x) FUNCTION

Info

Publication number: RU2595486C1
Application number: RU2015136093/08A
Authority: RU
Inventors: Инга Николаевна Булатникова; Наталья Николаевна Гершунина
Priority date: 2015-08-25
Filing date: 2015-08-25
Publication date: 2016-08-27

Abstract

FIELD: computer engineering.

SUBSTANCE: invention can be used in special-purpose computers using a binary number system with an integer format of presenting initial data. Device includes a control unit, storage shift registers, a write register, shift registers, an encoder, AND elements, adders-subtractors, logic-switching unit.

EFFECT: possibility of calculating an argument of complex numbers.

1 cl, 2 dwg

Description

Изобретение относится к области вычислительной техники и может быть применено в специализированных ЭВМ, использующих двоичную систему счисления с целочисленным форматом представления исходных данных.The invention relates to the field of computer technology and can be applied in specialized computers using a binary number system with an integer representation format of the source data.

Известно устройство [Гречишников А.Н., Лутай В.Н., Челбасов Н.Г. Использование операций над векторами при выполнении быстрого преобразования Фурье, "Автометрия", №3, 1973] для вычисления функции arctg (y/x) по координатным составляющим у и х, содержащее сумматоры-вычитатели, сдвиговые регистры, логические элементы И.A device is known [Grechishnikov A.N., Lutay V.N., Chelbasov N.G. The use of operations on vectors when performing a fast Fourier transform, "Avtometriya", No. 3, 1973] to calculate the function arctg (y / x) by the coordinate components y and x, containing adders-subtractors, shift registers, logical elements I.

Его недостатком является низкое быстродействие при большой разрядности вычислительного устройства.Its disadvantage is the low speed with a large capacity of the computing device.

Наиболее близким техническим решением к предлагаемому изобретению является устройство для вычисления функции arctg (y/x) [А.с. 748418 СССР, 1980], содержащее блок управления, три накопительных сдвиговых регистра, регистр записи, два сдвиговых регистра и три сумматора-вычитателя, выходы которых соединены с первыми входами соответствующих накопительных сдвиговых регистров, выход знакового разряда первого накопительного сдвигового регистра соединен с первым входом блока управления, первый, второй, третий, четвертый, пятый и шестой выходы блока управления подключены соответственно к управляющим входам первого, второго и третьего накопительных сдвиговых регистров, первого, второго сдвиговых регистров и регистра записи, выходы младшего разряда первого и второго накопительного регистра соединены с первыми входами соответственно первого и второго сумматоров-вычитателей, второй вход второго сумматора-вычитателя подключен к выходу младшего разряда первого сдвигового регистра, соединенного входом с выходом первого накопительного сдвигового регистра, а выход второго накопительного сдвигового регистра соединен с входом второго сдвигового регистра, выход младшего разряда которого соединен со вторым входом первого сумматора-вычитателя, управляющий вход которого соединен с седьмым выходом блока управления и управляющими входами второго и третьего сумматоров-вычитателей, первый и второй входы третьего сумматора-вычитателя соединены соответственно с выходами младших разрядов третьего накопительного сдвигового регистра и регистра записи, элементы И и шифратор, причем выходы одноименных разрядов первого накопительного сдвигового регистра и регистра записи соединены соответственно с первыми и вторыми входами соответствующих элементов И, третьи входы которых соединены с восьмым выходом блока управления, выходы элементов И подключены ко входам шифратора, выходы которого соединены с соответствующими вторыми ÷(n+1)-м входами блока управления.The closest technical solution to the proposed invention is a device for calculating the function arctg (y / x) [A.S. 748418 USSR, 1980], comprising a control unit, three storage shift registers, a write register, two shift registers and three adders-subtracters, the outputs of which are connected to the first inputs of the corresponding storage shift registers, the sign output of the first storage shift register is connected to the first input of the block control, the first, second, third, fourth, fifth and sixth outputs of the control unit are connected respectively to the control inputs of the first, second and third cumulative shift registers, per of the second, second shift registers and the write register, the low-order outputs of the first and second accumulative register are connected to the first inputs of the first and second adders-subtracters respectively, the second input of the second adder-subtractor is connected to the low-order output of the first shift register connected to the input of the first accumulator the shift register, and the output of the second cumulative shift register is connected to the input of the second shift register, the low-order output of which is connected to the second input the house of the first adder-subtractor, the control input of which is connected to the seventh output of the control unit and the control inputs of the second and third adders-subtracters, the first and second inputs of the third adder-subtractor are connected respectively to the outputs of the least significant bits of the third cumulative shift register and write register, elements And and an encoder, and the outputs of the same name bits of the first cumulative shift register and the write register are connected respectively to the first and second inputs of the corresponding elements in AND, the third inputs of which are connected to the eighth output of the control unit, the outputs of the elements AND are connected to the inputs of the encoder, the outputs of which are connected to the corresponding second ÷ (n + 1) -th inputs of the control unit.

Недостатком этого устройства является невозможность с его помощью вычисления функции arctg (y/x) в случае, если x и(или) y имеют отрицательный знак. Это не позволяет, например, вычислять аргумент комплексных чисел.The disadvantage of this device is the impossibility of using it to calculate the arctg (y / x) function if x and (or) y have a negative sign. This does not allow, for example, to calculate the argument of complex numbers.

Задачей настоящего изобретения является расширение функциональных возможностей вычисления функции arctg (y/x) при отрицательных значениях входных данных.The objective of the present invention is to expand the functionality of the calculation function arctg (y / x) with negative values of the input data.

Технический результат настоящего изобретения - возможность вычисления аргумента комплексных чисел (в т.ч. при x<0 и/или y<0).The technical result of the present invention is the ability to calculate the argument of complex numbers (including when x <0 and / or y <0).

Технический результат достигается предложенным устройством для вычисления функции arctg (y/x), которое содержит блок управления, три накопительных сдвиговых регистра, регистр записи, два сдвиговых регистра и три сумматора-вычитателя, выходы которых соединены с первыми входами соответствующих накопительных сдвиговых регистров, выход знакового разряда первого накопительного сдвигового регистра соединен с первым входом блока управления, первый, второй, третий, четвертый, пятый и шестой выходы блока управления подключены соответственно к управляющим входам первого, второго и третьего накопительных сдвиговых регистров, первого, второго сдвиговых регистров и регистра записи, выходы младшего разряда первого и второго накопительного сдвигового регистра соединены с первыми входами соответственно первого и второго сумматоров-вычитателей, второй вход второго сумматора-вычитателя подключен к выходу младшего разряда первого сдвигового регистра, а выход второго накопительного сдвигового регистра с входом второго сдвигового регистра, выход младшего разряда которого соединен с вторым входом первого сумматора-вычитателя, управляющий вход которого соединен с седьмым выходом блока управления и управляющими входами второго и третьего сумматоров-вычитателей, первый и второй входы третьего сумматора-вычитателя соединены соответственно с выходами младших разрядов третьего накопительного сдвигового регистра и регистра записи, а также содержит элементы И и шифратор, причем выходы одноименных разрядов первого накопительного сдвигового регистра и регистра записи соединены соответственно с первыми и вторыми входами соответствующих элементов И, третьи входы которых соединены с восьмым выходом блока управления, выходы элементов И подключены ко входам шифратора, выходы которого соединены с соответствующими вторыми ÷(n+1)-м входами блока управления, кроме того, в него дополнительно введены логико-коммутационный блок и его связи с другими узлами и блоками устройства.The technical result is achieved by the proposed device for calculating the function arctan (y / x), which contains a control unit, three cumulative shift registers, a write register, two shift registers and three adders-subtracters, the outputs of which are connected to the first inputs of the corresponding cumulative shift registers, the sign output the discharge of the first cumulative shift register is connected to the first input of the control unit, the first, second, third, fourth, fifth and sixth outputs of the control unit are connected respectively to branching inputs of the first, second and third storage shift registers, first, second shift registers and write register, the low-order outputs of the first and second storage shift register are connected to the first inputs of the first and second adders-subtracters respectively, the second input of the second adder-subtractor is connected to the output the least significant bit of the first shift register, and the output of the second cumulative shift register with the input of the second shift register, the least significant bit output of which is connected to the second input of the first adder-subtractor, the control input of which is connected to the seventh output of the control unit and the control inputs of the second and third adders-subtracters, the first and second inputs of the third adder-subtractor are connected respectively to the outputs of the least significant bits of the third cumulative shift register and write register, as well as contains the elements And and the encoder, and the outputs of the same name bits of the first cumulative shift register and write register are connected respectively to the first and second inputs and the corresponding AND elements, the third inputs of which are connected to the eighth output of the control unit, the outputs of the elements AND are connected to the inputs of the encoder, the outputs of which are connected to the corresponding second ÷ (n + 1) -th inputs of the control unit, in addition, logic and switching unit and its communication with other nodes and units of the device.

Введение логико-коммутационного блока и его связей с узлами и блоками прототипа позволило расширить функциональные возможности устройства за счет его способности вычислять функцию arctg (y/x) в случае любых знаков (+ или -) входных данных x и y. Это является новым техническим решением в технике цифровых вычислительных устройств, поскольку результаты проведенного заявителем анализа аналогов и прототипа не позволило выявить признаки, тождественные всем существенным признакам данного изобретения.The introduction of the logical-switching unit and its connections with the nodes and blocks of the prototype allowed expanding the functionality of the device due to its ability to calculate the function arctg (y / x) in the case of any signs (+ or -) of the input data x and y. This is a new technical solution in the technology of digital computing devices, since the results of the analysis of the analogues and the prototype by the applicant did not allow to identify signs that are identical to all the essential features of this invention.

Предложенное устройство имеет изобретательский уровень, так как из опубликованных научных данных и существующих технических решений явным образом не следует, что заявляемая совокупность блоков, узлов и связей между ними позволяют расширить функциональные возможности устройства, в частности вычисление функции arctg (y/x) при разных значениях (+ или -) исходных величин.The proposed device has an inventive step, since it does not explicitly follow from published scientific data and existing technical solutions that the claimed combination of blocks, nodes, and the connections between them allow expanding the device’s functionality, in particular, calculating the arctg (y / x) function for different values (+ or -) of the original quantities.

Предложенное устройство для вычисления arctg (y/x) промышленно применимо, поскольку его техническая реализация возможна с использованием типовых элементов микроэлектронной техники (интегральных логических элементов).The proposed device for calculating arctg (y / x) is industrially applicable, since its technical implementation is possible using typical elements of microelectronic technology (integrated logic elements).

На фиг. 1 представлена структурная схема устройства для вычисления функции arctg (y/x), а на фиг. 2 - функциональная схема логико-коммутационного блока этого устройства.In FIG. 1 is a block diagram of a device for calculating the arctg (y / x) function, and FIG. 2 is a functional diagram of a logic-switching unit of this device.

Заявленное устройство содержит блок управления 11, три накопительных сдвиговых регистра 4, 5, 6, регистр записи 9, два сдвиговых регистра 7, 8 и три сумматора-вычитателя 1, 2, 3, выходы которых соединены с первыми входами соответствующих накопительных сдвиговых регистров 4, 5, 6, выход знакового разряда 12 первого накопительного сдвигового регистра 4 соединен с первым входом блока управления 11, первый, второй, третий, четвертый, пятый и шестой выходы 19 блока управления 11 подключены соответственно к управляющим входам первого, второго и третьего накопительных сдвиговых регистров 4, 5, 6, первого, второго сдвиговых регистров 7, 8 и регистра записи 9, выходы младшего разряда первого и второго накопительных сдвиговых регистров 4, 5 соединены с первыми входами соответственно первого и второго сумматоров-вычитателей 1, 2, второй вход второго сумматора-вычитателя 2 подключен к выходу младшего разряда первого сдвигающего регистра 7, соединенного входом с выходом первого накопительного сдвигового регистра 4, а выход второго накопительного сдвигового регистра 5 - со входом второго сдвигового регистра 8, выход младшего разряда которого соединен со вторым входом первого сумматора-вычитателя 1, управляющий вход которого соединен с седьмым выходом блока управления 11 и управляющими входами второго и третьего сумматоров-вычитателей 2, 3, первый и второй входы третьего сумматора-вычитателя 3 соединены соответственно с выходами младших разрядов третьего накопительного сдвигового регистра 6 и регистра записи 9. Кроме того, входы 14, 15, 18 элементов И связаны с выходами одноименных разрядов первого накопительного сдвигового регистра 4, регистра записи 9 и блока управления 11, а выходы 16 элементов И подключены ко входам шифратора 10, выходы которого соединены с соответствующими вторым ÷(n+1)-м входами блока управления 11. Дополнительно введены логико-коммутационный блок 20 и связи его первого 21 и второго 22 входов со знаковыми разрядами накопительных сдвиговых регистров 4 и 8 соответственно, а его первый 23 и второй 24 выходы соединены с третьим накопительным сдвиговым регистром 6 и с третьим сумматором-вычитателем 3.The claimed device contains a control unit 11, three storage shift registers 4, 5, 6, a write register 9, two shift registers 7, 8 and three adders-subtractors 1, 2, 3, the outputs of which are connected to the first inputs of the corresponding storage shift registers 4, 5, 6, the output of the sign discharge 12 of the first cumulative shift register 4 is connected to the first input of the control unit 11, the first, second, third, fourth, fifth and sixth outputs 19 of the control unit 11 are connected respectively to the control inputs of the first, second and third storage the actual shift registers 4, 5, 6, the first, second shift registers 7, 8 and the write register 9, the low-order outputs of the first and second cumulative shift registers 4, 5 are connected to the first inputs of the first and second adders-subtractors 1, 2, second, respectively the input of the second adder-subtractor 2 is connected to the output of the least significant bit of the first shift register 7, connected by the input to the output of the first cumulative shift register 4, and the output of the second cumulative shift register 5 is connected to the input of the second shift register 8, the output of the least significant bit of which is connected to the second input of the first adder-subtractor 1, the control input of which is connected to the seventh output of the control unit 11 and the control inputs of the second and third adders-subtractors 2, 3, the first and second inputs of the third adder-subtractor 3 are connected, respectively with the outputs of the least significant bits of the third cumulative shift register 6 and the record register 9. In addition, the inputs 14, 15, 18 of the elements And are connected with the outputs of the same bits of the first cumulative shift register 4, register for ISI 9 and the control unit 11, and the outputs of the 16 AND elements are connected to the inputs of the encoder 10, the outputs of which are connected to the corresponding second ÷ (n + 1) -th inputs of the control unit 11. An additional logic-switching unit 20 and its first 21 and the second 22 inputs with sign bits of the accumulative shift registers 4 and 8, respectively, and its first 23 and second 24 outputs are connected to the third cumulative shift register 6 and the third adder-subtractor 3.

Логико-коммутационный блок 20 состоит из регистра 25 константы "π" в двоичном коде, первого 26 и второго 27 триггеров знака Y и X соответственно, первого 28 и второго 29 элементов И, элемента XOR 30 (Исключительное ИЛИ), (n+3) логических схем 2И-3ИЛИ 31 (по числу двоичных разрядов представления величины "2π"). При этом первый 21 и второй 22 входы логико-коммутационного блока связаны с первым 26 и вторым 27 триггерами знака соответственно, а их выходы (прямой и инверсивный) связаны со входами элементов И 28 и 29, а также элемента XOR 30, действующего в соответствии с ниже приведенным алгоритмом (формула 7). Выходы элементов И 28, 29 связаны со входами всех логических схем 2И-3ИЛИ 31, а выход элемента XOR - с первым выходом 24 логико-коммутационного блока 20.The logic-switching unit 20 consists of a register 25 of the constant "π" in binary code, the first 26 and second 27 triggers of the sign Y and X, respectively, the first 28 and second 29 elements AND, element XOR 30 (Exclusive OR), (n + 3) logic circuits 2I-3OR 31 (according to the number of binary digits representing the value "2π"). In this case, the first 21 and second 22 inputs of the logical switching unit are connected to the first 26 and second 27 triggers of the sign, respectively, and their outputs (direct and inverse) are connected to the inputs of the elements And 28 and 29, as well as the element XOR 30, acting in accordance with the following algorithm (formula 7). The outputs of the elements And 28, 29 are connected to the inputs of all logic circuits 2I-3OR 31, and the output of the XOR element is connected to the first output 24 of the logical switching unit 20.

Совокупность выходов всех логических схем 2И-3ИЛИ 31 образует многоканальный ((n+3) разрядов) второй выход 23 логико-коммутационного блока 20.The set of outputs of all logic circuits 2I-3 OR 31 forms a multi-channel ((n + 3) category) second output 23 of the logical switching unit 20.

Работа устройства основана на следующем. Поскольку в конце операции величина Y сводится к нулю, то можно задавать для первого шага итерации вместо i=0 некоторое начальное значение i₀, зависящее от разности между Y и нулем. То есть i₀ определяется номером разряда, содержащего первую значащую единицу в двоичном представлении аргумента. Например, Y представлен кодом 0,000001101… Тогда i₀=6, и число итераций будет равно n - i₀+1.The operation of the device is based on the following. Since at the end of the operation the quantity Y is reduced to zero, it is possible to set for the first step of the iteration, instead of i = 0, some initial value i ₀ , depending on the difference between Y and zero. That is, i ₀ is determined by the number of the digit containing the first significant unit in the binary representation of the argument. For example, Y is represented by the code 0.000001101 ... Then i ₀ = 6, and the number of iterations will be equal to n - i ₀ +1.

Устройство работает следующим образом. В регистр 9 записывается число, представленное единицами во всех разрядах после запятой, в регистр 4 заносится значение аргумента Υ. Затем на входы элементов И 13 поочередно, в соответствии с сигналами управления входов 18, начиная со старшего разряда, подаются значения содержимого одноименных разрядов 14 и 15 регистров 4 и 9.The device operates as follows. Register 9 contains the number represented by units in all digits after the decimal point; the value of argument Υ is entered into register 4. Then, the inputs of the elements And 13 in turn, in accordance with the control signals of the inputs 18, starting with the senior level, the contents of the same bits 14 and 15 of registers 4 and 9 are supplied.

По сигналу первого же элемента И, на входы которого поступают обе единицы с регистров 4 и 9 и разрешающий сигнал из блока 11 управления, опрос регистров прекращается, а с соответствующего выхода 17 шифратора 10 на блок 11 управления передается код начального шага итерации i₀. Так элемент И на своем выходе 16 выделяет первую значащую единицу аргумента Y.By the signal of the first element And, the inputs of which are both units from registers 4 and 9 and the enable signal from the control unit 11, the register interrogation is stopped, and the code of the initial iteration step i ₀ is transmitted from the corresponding output 17 of the encoder 10 to the control unit 11. So the And element, at its output 16, selects the first significant unit of the argument Y.

В соответствии с итерационными соотношениями (1)÷(8) блок 11 управления передает команду сдвига содержимого регистра 4 на i₀ разрядов в сторону младших разрядов. Регистр 9 сбрасывается в нуль, и на него из регистра записи вызывается константа arctg 2^-i. В регистр 5 заносится единица, в регистр 6 записывается ноль. Затем из содержимого регистра 4 в сумматоре-вычитателе 1, с учетом знака φ_i, вычитается сдвинутое в сторону младших разрядов содержимое регистра 5, поступающее из второго сдвигового регистра 8, а содержимое регистра 5 складывается с учетом знака φ_i в сумматоре-вычитателе 2 со сдвинутым в сторону младших разрядов содержимым регистра 4, поступающим из первого сдвигового регистра 7. Содержимое регистра 6 суммируется с учетом знака φ_i с содержимым регистра 9 в сумматоре-вычитателе 3. На следующем цикле значение i₀ увеличивается на единицу, в регистр 9 заносится из регистра записи константа $a r c t g 2^{- (i_{0} + 1)}$

и определяется очередное значение рекуррентного оператора φ_i, и итерационные соотношения (1)÷(8) реализуются согласно описанному алгоритму с учетом i, φ_i и α.In accordance with the iterative relations (1) ÷ (8), the control unit 11 transmits a command to shift the contents of the register 4 by i ₀ bits towards the lower bits. Register 9 is reset to zero, and the constant arctg 2 ^-i is called on it from the write register. Unit 5 is entered in register 5, zero is written in register 6. Then, from the contents of register 4 in the adder-subtractor 1, taking into account the sign φ _i , the contents of register 5 shifted towards the lower digits coming from the second shift register 8 are subtracted, and the contents of register 5 are added taking into account the sign φ _i in the adder-subtractor 2 with the contents of register 4, shifted towards the lower digits, coming from the first shift register 7. The contents of register 6 are summed up taking into account the sign φ _i with the contents of register 9 in the adder-subtracter 3. In the next cycle, the value i ₀ increases by one, in the register p 9 is entered from the register register constant

a r c t g 2^{- (i_{0} + one)}

and the next value of the recurrence operator φ _i is determined, and iterative relations (1) ÷ (8) are realized according to the described algorithm taking into account i, φ _i and α.

Устройство работает, используя следующие рекуррентные соотношения:The device operates using the following recurrence relations:

i=0, 1, 2, …, m - номер итерации (m≤n), n - разрядность входных величин (без знака) Y и X.i = 0, 1, 2, ..., m is the iteration number (m≤n), n is the bit depth of the input quantities (unsigned) Y and X.

Роль определителей значений α и А по формулам (7) и (8) выполняет логико-коммутационный блок 20 с помощью регистра 25, содержащего число "π", и ряда логических схем И 28 и 29, XOR 30, (n+3) логических схем 2И-3ИЛИ 31 по информации от двух триггеров знака 26 и 27. Они получают ее по входу 21 и входу 22 от знаковых разрядов первого 4 и второго 8 накопительных сдвиговых регистров. В зависимости от номера квадранта в алгоритм (4) вносится поправка V₀=А={0, π, 2π} (8), а также в знак (+ или -) констант arctg 2^-i (4).The role of the determinants of the values of α and A according to formulas (7) and (8) is performed by the logical switching unit 20 using the register 25 containing the number "π" and a number of logic circuits AND 28 and 29, XOR 30, (n + 3) logical 2I-3ORI circuits 31 according to information from two triggers of sign 26 and 27. They receive it at input 21 and input 22 from the sign bits of the first 4 and second 8 cumulative shift registers. Depending on the quadrant number, the correction V ₀ = A = {0, π, 2π} (8) is introduced into algorithm (4), as well as into the sign (+ or -) of the constants arctg 2 ^-i (4).

Квадрантный переключатель α определяется логической схемой XOR 30 по сигналам от прямых выходов двух триггеров 26 и 27 знака. Этот сигнал α подается через первый выход 24 на управляющий вход третьего 3 сумматора-вычитателя, изменяя сложение на вычитание или наоборот. Значение А, выработанное в логико-коммутационном блоке 20, передается через его второй 24 выход в третий накопительный сдвиговый регистр 6, где оно участвует в итерационном процессе (1)÷(4). В конце итераций в первом накопительном сдвиговом регистре 4 получается ноль, а в третьем накопительном сдвиговом регистре 6 хранится значение, равное arctg (y/x).The quadrant switch α is determined by the XOR 30 logic by signals from the direct outputs of two triggers 26 and 27 of the sign. This signal α is supplied through the first output 24 to the control input of the third 3 of the adder-subtractor, changing the addition to subtraction or vice versa. The value A, developed in the logical switching unit 20, is transmitted through its second 24 output to the third cumulative shift register 6, where it participates in the iterative process (1) ÷ (4). At the end of the iterations, zero is obtained in the first cumulative shift register 4, and a value equal to arctan (y / x) is stored in the third cumulative shift register 6.

Claims

A device for calculating the arctg (y / x) function, comprising a control unit, three storage shift registers, a write register, two shift registers and three adders-subtracters, the outputs of which are connected to the first inputs of the corresponding storage shift registers, the sign output of the first cumulative shift register connected to the first input of the control unit, the first, second, third, fourth, fifth and sixth outputs of the control unit are connected respectively to the control inputs of the first, second and third drives the first shift register, the first, second shift register and the write register, the low-order outputs of the first and second cumulative shift registers are connected to the first inputs of the first and second adders-subtracters respectively, the second input of the second adder-subtractor is connected to the low-order output of the first shift register connected the input with the output of the first cumulative shift register, and the output of the second cumulative shift register with the input of the second shift register, the low-order output and which is connected to the second input of the first adder-subtractor, the control input of which is connected to the seventh output of the control unit and the control inputs of the second and third adders-subtracters, the first and second inputs of the third adder-subtractor are connected respectively to the outputs of the least significant bits of the third cumulative shift register and register records, elements And, and the encoder, the outputs of the same bits of the first cumulative shift register and the record register are connected respectively to the first and second strokes corresponding elements And, the third inputs of which are connected to the eighth output of the control block elements and outputs connected to inputs of the encoder, the outputs of which are connected to respective second ÷ (n +1) -th inputs of the control units, characterized in that it further comprises a logical-switching a block containing the constant register "π", two sign triggers, two AND logic elements, an XOR logic element (Exclusive OR), bit-wise logic circuits 2I-3OR, and the first and second inputs of the logic-switching block are connected s with sign bits of the first and second accumulative shift registers, respectively, in addition, the first and second inputs of the logic-switching block are connected to the installation inputs of the first and second triggers of the sign, respectively, and their outputs are connected to the inputs of two AND elements, as well as the XOR element, outputs And elements are connected to the inputs of bitwise logic circuits 2I-3OR, and the output of the XOR element is connected to the first output of the logical switching unit, which in turn is connected to the control input of the third adder-subtractor, and the outputs of all pores 2I-3OR logic circuits are connected with the second output of the logic-switching unit, which is connected with the third accumulative shift register.